AR# 38023

FIFO Generator v6.2 - FIFO の非同期リセットの動作と、ライト イネーブルおよびリード イネーブルのアサートのタイミング

説明


FIFO の非同期リセットの動作はどのようになりますか。ライト イネーブルおよびリード イネーブルをいつアサートし始めることができますか。

ソリューション


非同期リセットの動作

(メモリ タイプはブロック RAM、分散 RAM、およびシフト RAM)

FIFO コンフィギュレーションには 2 つの非同期リセット動作があります。

  • 1 への フル フラグ リセット
  • 0 への フル フラグ リセット

フル フラグ リセットにどの値が選択されているかにより、FIFO のリセット要件および動作は異なります。
フル フラグ リセットの値が 1 の場合

FIFO の場合、少なくとも 1 書き込みクロック周期、非同期リセットがアサートする必要があります。

リセットがディアサートされた後、3 クロック周期後に (wr_clk) フル フラグは ディアサートし、FIFO は書き込みできるようになります。

このため、リセットがアサートされているときは、予期しない動作を避けるため、wr_en および rd_en はアサートできません。

フル フラグ リセットの値が 0 の場合

FIFO の場合、少なくとも 1 書き込みクロック周期、非同期リセットがアサートする必要があります。

非同期リセットのアサート後、約 3 クロック サイクル後に wr_en をアサートできます。

オーバーフローおよびアンダーフローはリセットの後にディアサートされます。



非同期リセットの動作 (メモリ タイプはビルトイン FIFO)

ビルトイン FIFO の場合、非同期リセットは、読み出しおよび書き込みのクロック サイクルで少なくとも 3 サイクル間アサートする必要があります。

リセット中、wr_en および rd_en をアサートすることはできません。

wr_en は非同期リセットが解放された後にアサートできます。



AR# 38023
日付 10/21/2014
ステータス アクティブ
種類 一般
IP