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  3. AR# 38164: LogiCORE Viterbi Decoder - IEEE 802 Viterbi から CORE Generator Viterbi Decoder への変換方法

AR# 38164

LogiCORE Viterbi Decoder - IEEE 802 Viterbi から CORE Generator Viterbi Decoder への変換方法

説明


今は廃盤になっている IEEE 802 Viterbi Decoder を使用していました。代替コアは LogiCORE Viterbi Decoder です。

IEEE 802 から CORE Generator Viterbi Decoder へ変換するにあたって考慮すべきことは何でしょうか。

ソリューション

IEEE 802 Viterbi で使用していたパラメータは CORE Generator Viterbi Decoder でも使用することができます。これらのパラメータは次のとおりです。
  • Constraint length : IEEE 802 では 7 に設定されていました。CORE Generator GUI でも 7 に設定します。
  • Traceback Length : パンクチャード コードでないコードの場合は 48、パンクチャード コードの場合は 96 に設定します。これは CORE Generator GUI で設定できます。
  • Best State : IEEE 802 にはベスト ステート モジュールがあります。CORE Generator GUI ではデフォルトでこのオプションがオンになっています。
  • Reduced latency : CORE Generator GUI にはレイテンシを低減するオプションがあります。
  • Soft Width : IEEE 802 と同じ幅およびフォーマットに設定することができます。
これらのパラメータを設定したら、次の作業を行います。
  1. CORE Generator Viterbi Decoder を生成します。
  2. CORE Generator Viterbi Decoder を含むシステム全体をシミュレーションします。
  3. レイテンシなどが考慮されていることを確認します。
  4. BER パフォーマンスが同じであることを確認します。

BER パフォーマンスに問題や違いがある場合は、ウェブ ケースを開いてください。
http://japan.xilinx.com/support/clearexpress/websupport.htm

LogiCORE Viterbi Decoder のリリース ノートおよび既知の問題は、(ザイリンクス アンサー 29448) を参照してください。

アンサー レコード リファレンス

マスター アンサー レコード

Answer Number アンサータイトル 問題の発生したバージョン 修正バージョン
29448 LogiCORE Viterbi Decoder - リリース ノートおよび既知の問題 N/A N/A
AR# 38164
日付 12/15/2012
ステータス アクティブ
種類 一般
IP
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