『LogiCORE IP FIFO Generator v7.2 User Guide』 (UG175) には次のような記述があります。
"The FIFO Generator is designed to work only with free-running write and read clocks. Xilinx does not recommend controlling the core by manipulating RD_CLK and WR_CLK. If this functionality is required to gate FIFO operation, we recommend using the write enable (WR_EN) and read enable (RD_EN) signals." (日本語訳 : FIFO Generator はフリーランニングの書き込みおよび読み出しクロックでのみ動作するよう設計されています。RD_CLK および WR_CLK を操作してコアを制御することは推奨しません。FIFO 操作をゲート化するのにこの機能が必要な場合は、ライト イネーブル (WR_EN) およびリード イネーブル (RD_EN) 信号を使用することを推奨します。)