2. サポート
  3. AR# 3821: Foundation, MAP: Excessive logic removed (trimmed) from a design captured in Foundation schematic.
  4. AR# 38219: FIFO Generator - Why does FIFO Generator core only support free-running write and read clocks?

AR# 38219

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FIFO Generator - FIFO Generator でフリーランニングの書き込みおよび読み出しクロックのみがサポートされている理由

説明


『LogiCORE IP FIFO Generator v7.2 User Guide』 (UG175) には次のような記述があります。

"The FIFO Generator is designed to work only with free-running write and read clocks. Xilinx does not recommend controlling the core by manipulating RD_CLK and WR_CLK. If this functionality is required to gate FIFO operation, we recommend using the write enable (WR_EN) and read enable (RD_EN) signals." (日本語訳 : FIFO Generator はフリーランニングの書き込みおよび読み出しクロックでのみ動作するよう設計されています。RD_CLK および WR_CLK を操作してコアを制御することは推奨しません。FIFO 操作をゲート化するのにこの機能が必要な場合は、ライト イネーブル (WR_EN) およびリード イネーブル (RD_EN) 信号を使用することを推奨します。)

カスタマーがこれらのクロックを操作することができないのはなせですか。

ソリューション


Empty、Full、Almost Full、Almost Empty、Programmable Full、Programmable empty といったステータス フラグで FIFO のプログラム可能な rd_clk および wr_clk の正しいステータスが確認できないので、ザイリンクスではこれらのクロックの操作を推奨していません。

FIFO 操作をゲート化する必要のあるアプリケーションの場合、ライト イネーブル (WR_EN) およびリード イネーブル (RD_EN) 信号を『LogiCORE IP FIFO Generator v7.2 User Guide』に記載されているように (UG175) 使用してコアを制御することを推奨します。
AR# 38219
日付 12/15/2012
ステータス アクティブ
種類 一般
ツール 詳細 概略
IP
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