UPGRADE YOUR BROWSER

We have detected your current browser version is not the latest one. Xilinx.com uses the latest web technologies to bring you the best online experience possible. Please upgrade to a Xilinx.com supported browser:Chrome, Firefox, Internet Explorer 11, Safari. Thank you!

AR# 38366

TXOUTCLK にグリッチが発生する

説明

Delay Aligner を使用すると、TXOUTCLK にグリッチが発生します。

これは、ES シリコンで TXBUFFER がバイパスされたために、位相アライメントが必要な場合に発生します。位相アライメントを実行した後、TXDLYALIGNDISABLE がディアサートされます。TXDLYALIGNDISABLE がディアサートされると、TXOUTCLK でグリッチが発生したり位相がシフトしたりすることがあります。また、この動作により TXOUTCLK で駆動される MMCM のロックが失われ、ファブリック ロジックでタイミング違反が発生することがあります。

ソリューション

ES デバイスでは、TXDLYALIGNDISABLE をトグルすると遅延ラインがリセットされます。TXDLYALIGNDISABLE が High になって遅延ラインがリセットされると、遅延ラインが突然中点に戻るため、出力クロックに歪みが発生することがあります。TXDLYALIGNDISABLE が Low になり、遅延ラインが Delay Aligner FSM に保管されていた値に戻るときにも、歪みが発生することがあります。そのため、TXDLYALIGNDISABLE をトグルすると、遅延ラインを使用している場合に TXOUTCLK でグリッチが発生することがあります (POWER_SAVE[4]=0)。

この問題は、製品デバイスでで修正されています。製品デバイスでは、TXDLYALIGNDISABLE をアサートしたときに遅延ラインが固定され、中点に戻ることはありません。
AR# 38366
作成日 10/01/2010
最終更新日 05/19/2012
ステータス アクティブ
タイプ 既知の問題
デバイス
  • Virtex-6 LXT
  • Virtex-6 SXT
IP
  • XAUI
  • CPRI