AR# 39190

Virtex-5 FPGA Embedded Tri-mode Ethernet MAC Wrapper v1.7 - マップでの GTP/GTX 物理的 DRC エラー

説明


ISE 12.3 およびそれ以降のバージョンで、Virtex-5 Embedded Tri-Mode Ethernet MAC Wrapper のサンプル デザインをインプリメントしていると、マップ実行中に次のようなエラー メッセージが表示されます。

メモ : この問題は、1000BASE-X PCS/PMA または SGMII の物理的インターフェイスでのコンフィギュレーションのみに影響します。

"ERROR:PhysDesignRules ? Block <name> (GTP_DUAL_X0Y0) needs GTP_DUAL_X0Y1 instantiated: When using a GTP/GTX with a REFCLK source coming from the IBUFDS element near another GTP/GTX, each GTP in between the source and destination must be instantiated, have connected power supplies and have its REFCLKPWRDNB pin asserted High - even though it isn't used in the design except to pass on the REFCLK."

詳細はこちらを参照してください。
(ザイリンクス アンサー 39047) Virtex-5 GTX RocketIO - リファレンス クロックを転送するための未使用 GTX のインスタンシエート方法
(ザイリンクス アンサー 33473) Virtex-5 GTP RocketIO - リファレンス クロックを送信するため未使用の GTP をインスタンシエート方法

ソリューション

このコアがデザインに統合されている場合、上記のエラー メッセージおよびザイリンクス アンサーにある指示に従ってください。しかし、CORE Generator で提供されているサンプル デザインをインプリメントしている場合は、次の変更をサンプルの UCF に追加するだけでこのエラーを回避することができます。

xc5vlx および xq5vlx パーツの場合 :

INST "MGTCLK_N" LOC = "Y3" を LOC = INST "MGTCLK_N" LOC = "AF3" に変更
INST "MGTCLK_P" LOC = "Y4" を LOC = INST "MGTCLK_N" LOC = "AF4" に変更

xc5vsx パーツの場合 :

INST "MGTCLK_N" LOC = "P3" を LOC = INST "MGTCLK_N" LOC = "Y3" に変更
INST "MGTCLK_P" LOC = "P4" を LOC = INST "MGTCLK_N" LOC = "Y4" に変更

xq5vsx パーツの場合 :

INST "MGTCLK_N" LOC = "P3" を LOC = INST "MGTCLK_N" LOC = "AF3" に変更
INST "MGTCLK_P" LOC = "P4" を LOC = INST "MGTCLK_N" LOC = "AF4" に変更

この問題は ISE 13.1 で利用可能な Virtex-5 FPGA Embedded Tri-mode Ethernet MAC Wrapper v1.8 で修正されています。

AR# 39190
日付 02/15/2011
ステータス アクティブ
種類 一般
デバイス 詳細 概略
IP