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AR# 40221

Spartan-6 - ISERDES の BITSLIP をどれぐらいアサートすべきか

説明


『Spartan-6 FPGA SelectIO リソース ユーザー ガイド』 (UG381) を確認しても、BITSLIP をどれぐらいアサートすればよいのかはっきりしません。


BITSLIP の要件はどのようになっていますか。

ソリューション


BITSLIP は CLKDIV に同期する必要があり、CLKDIV の 1 クロック サイクル間のみアサートされるようにします。

BITSLIP は続けて何クロック サイクル間も High に保持でき、その結果複数の Bitslip 動作となります。

ISERDES のレイテンシに伴い、トレーニング パターンが検出されたかどうかを確認するために各 Bitslip 動作後に ISERDES 出力を監視する必要があるため、実際には複数の Bitslip は発行されません。

アンサー レコード リファレンス

関連アンサー レコード

Answer Number アンサータイトル 問題の発生したバージョン 修正バージョン
46791 Spartan-6 FPGA デザイン アシスタント - 一般的なデバイスの問題のトラブルシュート N/A N/A
AR# 40221
日付 02/26/2013
ステータス アクティブ
種類 一般
デバイス
  • Spartan-6 LX
  • Spartan-6 LXT
  • Spartan-6Q
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