2. サポート
  3. AR# 4038: SYNPLIFY: How to change the colors used in HDL Analyst?
  4. AR# 40387: Spartan-6 コンフィギュレーションのデザイン アドバイザリ - コンフィギュレーションの最後に GCLK0 入力にグリッチが発生する

AR# 40387

Spartan-6 コンフィギュレーションのデザイン アドバイザリ - コンフィギュレーションの最後に GCLK0 入力にグリッチが発生する

説明

デバイスがスタートアップ シーケンスの最終段階を終了するときに、GCLK0 ピンにグリッチ Low が発生します。

次の I/O 規格のいずれかを使用している場合はグリッチは発生しません。

  • 制約 CONFIG VCCAUX = 3.3; が設定されている LVCMOS25
  • CONFIG VCCAUX が設定されていない LVCMOS12_JEDEC、LVCMOS15_JEDEC、LVCMOS18_JEDEC、MOBILE_DDR、または PCI33_3

ソリューション

GCLK0 ピンのグリッチは、コンフィギュレーション コントローラーが GCLK0 ピンの制御をファブリックに戻すときに発生します。GCLK0 ピンは、コンフィギュレーション コントローラーでマスター モードの外部コンフィギュレーション クロック (USERCCLK) として使用できるので、この問題の影響を受けるグローバル クロック ピンはこのピンのみです。

上記の I/O 規格のいずれかを使用していない場合、コンフィギュレーション コントローラーから制御をファブリックに戻している間、I/O の電圧レール ドライバーを切り替える必要があります。電圧レール ドライバーが切り替わっているときにこのピンがロジック High を受信してファブリックの信号が Vil (max) に下がると、電圧レール ドライバーが切り替わってロジック High に回復するまで、グリッチ Low が発生します。

この問題を回避するには、クリティカル ロジックを遅延するか、コンフィギュレーション後にリセットするか、または別のクロック入力に移動します。または、I/O 規格を電圧レール ドライバーの切り替わらない上記 I/O 規格のいずれかにして、グリッチを除去します。

アンサー レコード リファレンス

マスター アンサー レコード

Answer Number アンサータイトル 問題の発生したバージョン 修正バージョン
34856 Spartan-6 FPGA のデザイン アドバイザリのマスター アンサー N/A N/A

関連アンサー レコード

Answer Number アンサータイトル 問題の発生したバージョン 修正バージョン
40000 Spartan-6 - 13.4 ソフトウェアの Spartan-6 FPGA に関する既知の問題 N/A N/A
AR# 40387
日付 05/20/2012
ステータス アクティブ
種類 デザイン アドバイザリ
デバイス