2. サポート
  3. AR# 4049: MTI: Functional simulation with STARTBUF not connected properly may cause errors
  4. AR# 40491: 13.1 CORE Generator - I receive "coreutil:648" errors when I attempt to open a project with Virtex-6 PCIe Block with location set to X0Y0&X0Y1

AR# 40491

13.1 CORE Generator - ロケーションが X0Y0&X0Y1 に設定されている Virtex-6 PCIe ブロックのあるプロジェクトを開こうとすると「coreutil:648」というエラー メッセージが表示される

説明


ロケーションが X0Y0&X0Y1 に設定されている Virtex-6 PCIe ブロックのある CORE Generator プロジェクト を開こうとすると、次のようなエラー メッセージが表示されます。

"ERROR:coreutil:648 - Unable to create design from file '[project path]/coregen.cgc'
ERROR:coreutil:648 - Unable to create design from file '[project path]'
ERROR:sim:722 - Unable to open project '[project path]/coregen.cgc'
ERROR:encore:268 - Project [project path]/coregen.cgc could not be opened"

ソリューション


ブロックのロケーションが X0Y0&X0Y1 になっている XCO ファイルを解析するときに CORE Generator でエラーが発生しています。

デバッグ モードで CORE Generator を実行すると、次のような追加メッセージが表示されます。

"Message: Unterminated entity reference, '_X0Y1'
Line: 71
DEBUG[repository] - Failed to parse file /[project path]/coregen.cgc"

この問題を回避するには、次のいずれかの作業を行ってください。
  • プロジェクトから Virtex-6 PCIe コアを一時的に削除します。ほかの IP コアは変更および生成できるようにしておきます。
  • Virtex-6 PCIe コアを変更するには、テキスト エディターで XCO ファイルを開き、「X0Y0&X0Y1」を「X0Y0」 (またはほかの値) に変更します。コアのカスタマイズ GUI を開き、必要な変更を行い、コアを再生成する前にブロックのロケーションを「X0Y0&X0Y1」に戻します。

この問題は、ISE Design Suite 13.2 で修正されています。

アンサー レコード リファレンス

関連アンサー レコード

Answer Number アンサータイトル 問題の発生したバージョン 修正バージョン
40476 13.1 CORE Generator - 「ERROR:coreutil:646 - Unable to create design from file <directory>\coregen.cgc'」というエラー メッセージが表示される N/A N/A
AR# 40491
日付 05/19/2012
ステータス アーカイブ
種類 既知の問題
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