UPGRADE YOUR BROWSER

We have detected your current browser version is not the latest one. Xilinx.com uses the latest web technologies to bring you the best online experience possible. Please upgrade to a Xilinx.com supported browser:Chrome, Firefox, Internet Explorer 11, Safari. Thank you!

AR# 40557

MIG v3.7 Spartan-6 MCB - マルチコントローラーのサンプル デザインですべてのユーザー ロジック クロックが接続されない場合がある

説明

MIG 3.7 でマルチコントローラー Spartan-6 FPGA デザインを生成するとき、デザインの任意の MCB 2 つが FPGA の同じ側に配置してあると、Verilog サンプル デザインで問題が発生します。

コントローラーのユーザー インターフェイス クロックの 1 つが接続されていないため、サンプル デザインがコンパイルされたとしても、シミュレーションとハードウェアでエラーが発生します。

この問題は Verilog の MIG サンプル デザインにのみ影響し、ユーザー デザインには影響しません。

ソリューション

FPGA の各側に複数の MCB があるデザインの場合、同じクロック リソースを共有する MCB を持つインプリメンテーションが MIG で生成されます。

この要件の詳細は、『Spartan-6 FPGA メモリ コントローラー ユーザー ガイド』 (UG388) の「Clocking」のセクションを参照してください。

しかし、MIG 3.7 の Verilog サンプル デザインでは、異なるクロックがこの 2 つのコントローラーのユーザー インターフェイスにマップされています。 

このうち 1 つは近接する PLL からくるものですが、もう 1 つは接続されていないためユーザー インターフェイスが機能しなくなります。 

この問題を回避するには次の手順に従ってください。

FPGA の左側に任意の MCB 2 つが配置されている場合の回避策

Spartan-6 の左側にある 2 つの MCB は C3 と C4 です。 

左側にある両方のコントローラーが有効になると、C3 という接頭辞のついたクロック リソースが MIG で生成されます。 

つまり、左側にあるユーザー クロックは c3_clk0 となり、次のコードを example_top モジュールに追加する必要があります。

wire c4_clk0;
assign c4_clk0 = c3_clk0;

FPGA の右側に任意の MCB 2 つが配置されている場合の回避策

Spartan-6 の右側にある 2 つの MCB は C1 と C5 です。  

右側にある両方のコントローラーが有効になると、C5 という接頭辞のついたクロック リソースが MIG で生成されます。 

つまり、右側にあるユーザー クロックは c5_clk0 となり、次のコードを example_top モジュールに追加する必要があります。

wire c1_clk0;
assign c1_clk0 = c5_clk0;

FPGA で 4 つの MCB を使用する場合の回避策

次のコードを example_top モジュールに追加する必要があります。

wire c4_clk0;
wire c1_clk0;
assign c4_clk0 = c3_clk0;
assign c1_clk0 = c5_clk0;

この問題は ISE Design Suite 13.2 で修正されています。

アンサー レコード リファレンス

関連アンサー レコード

Answer Number アンサータイトル 問題の発生したバージョン 修正バージョン
39128 MIG Virtex-6 および Spartan-6 v3.7 - ISE Design Suite 13.1 でのリリース ノートおよび既知の問題 N/A N/A
AR# 40557
日付 08/27/2014
ステータス アクティブ
種類 既知の問題
デバイス
  • Spartan-6 LX
  • Spartan-6 LXT
  • Spartan-6Q
IP
  • MIG
このページをブックマークに追加