AR# 40557

説明

ソリューション

FPGA の各側に複数の MCB があるデザインの場合、同じクロック リソースを共有する MCB を持つインプリメンテーションが MIG で生成されます。

この要件の詳細は、『Spartan-6 FPGA メモリ コントローラー ユーザー ガイド』 (UG388) の「Clocking」のセクションを参照してください。

しかし、MIG 3.7 の Verilog サンプル デザインでは、異なるクロックがこの 2 つのコントローラーのユーザー インターフェイスにマップされています。 

このうち 1 つは近接する PLL からくるものですが、もう 1 つは接続されていないためユーザー インターフェイスが機能しなくなります。 

この問題を回避するには次の手順に従ってください。

FPGA の左側に任意の MCB 2 つが配置されている場合の回避策

Spartan-6 の左側にある 2 つの MCB は C3 と C4 です。 

左側にある両方のコントローラーが有効になると、C3 という接頭辞のついたクロック リソースが MIG で生成されます。 

つまり、左側にあるユーザー クロックは c3_clk0 となり、次のコードを example_top モジュールに追加する必要があります。

wire c4_clk0;
assign c4_clk0 = c3_clk0;

FPGA の右側に任意の MCB 2 つが配置されている場合の回避策

Spartan-6 の右側にある 2 つの MCB は C1 と C5 です。  

右側にある両方のコントローラーが有効になると、C5 という接頭辞のついたクロック リソースが MIG で生成されます。 

つまり、右側にあるユーザー クロックは c5_clk0 となり、次のコードを example_top モジュールに追加する必要があります。

wire c1_clk0;
assign c1_clk0 = c5_clk0;

FPGA で 4 つの MCB を使用する場合の回避策

次のコードを example_top モジュールに追加する必要があります。

wire c4_clk0;
wire c1_clk0;
assign c4_clk0 = c3_clk0;
assign c1_clk0 = c5_clk0;

この問題は ISE Design Suite 13.2 で修正されています。

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