2. サポート
  3. AR# 40640: SPI-4.2 v11.1 (AXI) - Release Notes and Known Issues for ISE Design Suite 13.1

AR# 40640

SPI-4.2 v11.1 (AXI) - ISE Design Suite 13.1 でのリリース ノートおよび既知の問題

説明

このアンサーは、ISE Design Suite 13.1 でリリースされた SPI-4.2 (POS-PHY L4) v11.1 コアのリリース ノートと既知の問題で、次の内容が記載されています。
  • 新機能
  • サポートされるデバイス
  • 修正された問題
  • 一般情報
  • 既知の問題
インストール手順、CORE Generator の一般的な既知の問題、デザイン ツール要件は、『IP リリース ノート ガイド』を参照してください。
http://japan.xilinx.com/support/documentation/ip_documentation/xtp025.pdf

ソリューション

新機能
  • ISE 13.1 ソフトウェアをサポート
  • Kintex-7、Virtex-7 をサポート
  • AxiStream および AxiLite のユーザー インターフェイス

サポートされるデバイス

  • Virtex-6/6L
  • Kintex-7
  • Virtex-7
修正された問題
  • なし
一般情報
既知の問題
  • (ザイリンクス アンサー 40823) - SPI-4.2 - Virtex-6 デザインでグローバル クロック供給を使用する場合の Sink コアのパフォーマンスと MMCM 設定をアップデート
  • (ザイリンクス アンサー 41130) - SPI-4.2 - Virtex-6 デザインの 1G でグローバル クロック供給を使用する場合の Source コアの MMCM 設定をアップデート
  • (ザイリンクス アンサー 41200) - SPI-4.2 - Virtex-7 デバイスのSink コア パフォーマンス、グローバル クロック供給を使用する場合の Virtex-7/Kintex-7 の Sink および Source コアの MMCM 設定をアップデート
  • (ザイリンクス アンサー 41201) - LogiCORE IP SPI-4.2 v11.1 - Virtex-7 および Kintex-7 のステータス I/O に LVTTL は使用可能か
  • (ザイリンクス アンサー 40178) - SPI-4.2 v10.4 および v11.1 - Virtex-6、Vintex-7、および Kirtex-7 デバイスで DPA 診断ポート SnkDPARamValid が正しくアサートされない
  • (ザイリンクス アンサー 40179)SPI-4.2 v11.1 - <core_name>_pl4_snk_top.v および <core_name>_pl4_src_top.v モジュールでAXI_SNK_ACLK および AXI_SRC_ACLK ポートの方向が間違って宣言されている
  • (ザイリンクス アンサー 40180) - SPI-4.2 v11.1 - 7 シリーズのタイミング シミュレーションでデザイン内のさまざまなブロックに対してホールド違反がレポートされる (X_RAMB18E1、X_FF、X_RAMD64 など)
  • (ザイリンクス アンサー 40181) SPI-4.2 v11.1 - 7 シリーズ コアの論理シミュレーションおよびタイミング シミュレーションで ISERDES からの X 伝搬により DPA を完了できない
  • (ザイリンクス アンサー 40875) - SPI-4.2 v11.1 - 透過ステータス モードで間違ったサイド バンド エラー信号がアサートされる可能性がある
  • (ザイリンクス アンサー 40569) - SPI-4.2 v11.1 - Kintex-7 または Virtex-7 FPGA をターゲットにしているとダイナミック位相アライメントでエラーが発生することがある
  • (ザイリンクス アンサー 41711) - SPI-4.2 v10.4 および v11.1 - SPI-4.2 v10.3 およびそれ以前のバージョン - [Sink DPA Clock Adjust] を使用し Virtex-6 FPGA をターゲットにしている場合ダイナミック位相アライメントにエラーが発生する可能性がある
  • (ザイリンクス アンサー 42758) - SPI-4.2 v11.1 および v11.2 (AXI) - Virtex-7 and Kintex-7 デバイスがターゲットのデザインで HR I/O を使用する
制約およびインプリメンテーションの問題
シミュレーションに関する一般的な問題

アンサー レコード リファレンス

サブアンサー レコード

Answer Number アンサータイトル 問題の発生したバージョン 修正バージョン
40181 SPI-4.2 v11.1 - 7 シリーズ コアの論理シミュレーションおよびタイミング シミュレーションで ISERDES からの X 伝搬により DPA を完了できない N/A N/A
40180 SPI-4.2 v11.1 - 7 シリーズのタイミング シミュレーションでデザイン内のさまざまなブロックに対してホールド違反がレポートされる N/A N/A
40179 SPI-4.2 v11.1 - _pl4_snk_top.v および _pl4_src_top.v のモジュール宣言の AXI_SNK_ACLK および AXI_SRC_ACLK のポート方向が正しくない N/A N/A
AR# 40640
日付 05/20/2012
ステータス アクティブ
種類 リリース ノート
IP