AR# 40640

説明

• 新機能
• サポートされるデバイス
• 修正された問題
• 一般情報
• 既知の問題

ソリューション

• ISE 13.1 ソフトウェアをサポート
• Kintex-7、Virtex-7 をサポート
• AxiStream および AxiLite のユーザー インターフェイス

サポートされるデバイス

• Virtex-6/6L
• Kintex-7
• Virtex-7

• なし

• (ザイリンクス アンサー 37917) - LogiCORE SPI-4.2 - ソース リファレンス クロック (SysClk) の入力クロック要件
• (ザイリンクス アンサー 32917) - Virtex-6 デザインで UCF の IODELAYE1 エレメントの HIGH_PERFORMANCE_MODE 属性を変更することについて
• 1 つのデバイスに複数の SPI-4.2 コアを使用している場合、インスタンスごとに異なるコンポーネント名でコアを生成する必要があります。『LogiCORE IP SPI-4.2 v10.4 ユーザー ガイド』の「Special Design Considerations」 → 「Multiple Core Instantiation」 セクションを参照してください。
• (ザイリンクス アンサー 15500) - LogiCORE SPI-4.2 (POS-PHY L4) - DCM で TSClk の位相を 180 度スキューする方法
• (ザイリンクス アンサー 20017) - SPI-4.2 コアでサポートされている I/O 規格
• (ザイリンクス アンサー 16112) LogiCORE SPI-4.2 (POS-PHY L4) - SPI-4.2 (PL4) スタティック アライメント クロック (RDClk) の理想的な DCM 位相シフト値

• (ザイリンクス アンサー 40823) - SPI-4.2 - Virtex-6 デザインでグローバル クロック供給を使用する場合の Sink コアのパフォーマンスと MMCM 設定をアップデート
• (ザイリンクス アンサー 41130) - SPI-4.2 - Virtex-6 デザインの 1G でグローバル クロック供給を使用する場合の Source コアの MMCM 設定をアップデート
• (ザイリンクス アンサー 41200) - SPI-4.2 - Virtex-7 デバイスのSink コア パフォーマンス、グローバル クロック供給を使用する場合の Virtex-7/Kintex-7 の Sink および Source コアの MMCM 設定をアップデート
• (ザイリンクス アンサー 41201) - LogiCORE IP SPI-4.2 v11.1 - Virtex-7 および Kintex-7 のステータス I/O に LVTTL は使用可能か
• (ザイリンクス アンサー 40178) - SPI-4.2 v10.4 および v11.1 - Virtex-6、Vintex-7、および Kirtex-7 デバイスで DPA 診断ポート SnkDPARamValid が正しくアサートされない
• (ザイリンクス アンサー 40179)SPI-4.2 v11.1 - <core_name>_pl4_snk_top.v および <core_name>_pl4_src_top.v モジュールでAXI_SNK_ACLK および AXI_SRC_ACLK ポートの方向が間違って宣言されている
• (ザイリンクス アンサー 40180) - SPI-4.2 v11.1 - 7 シリーズのタイミング シミュレーションでデザイン内のさまざまなブロックに対してホールド違反がレポートされる (X_RAMB18E1、X_FF、X_RAMD64 など)
• (ザイリンクス アンサー 40181) SPI-4.2 v11.1 - 7 シリーズ コアの論理シミュレーションおよびタイミング シミュレーションで ISERDES からの X 伝搬により DPA を完了できない
• (ザイリンクス アンサー 40875) - SPI-4.2 v11.1 - 透過ステータス モードで間違ったサイド バンド エラー信号がアサートされる可能性がある
• (ザイリンクス アンサー 40569) - SPI-4.2 v11.1 - Kintex-7 または Virtex-7 FPGA をターゲットにしているとダイナミック位相アライメントでエラーが発生することがある
• (ザイリンクス アンサー 41711) - SPI-4.2 v10.4 および v11.1 - SPI-4.2 v10.3 およびそれ以前のバージョン - [Sink DPA Clock Adjust] を使用し Virtex-6 FPGA をターゲットにしている場合ダイナミック位相アライメントにエラーが発生する可能性がある
• (ザイリンクス アンサー 42758) - SPI-4.2 v11.1 および v11.2 (AXI) - Virtex-7 and Kintex-7 デバイスがターゲットのデザインで HR I/O を使用する

• (ザイリンクス アンサー 40841) - SPI-4.2 v11.1 - SPI-4.2 デザインを NGDBuild、MAP、PAR、BitGen までインプリメントすると警告メッセージが表示される

• (ザイリンクス アンサー 21321) - タイミング シミュレーションで「# ** Error: */X_ISERDES SETUP Low VIOLATION ON D WITH RESPECT TO CLK;」というエラーが発生する
• (ザイリンクス アンサー 20030) - SPI-4.2 デザインをシミュレーションすると、シミュレーション開始時に複数の警告メッセージが表示される

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サブアンサー レコード