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AR# 40829

SPI-4.2 v10.4 - Synplify を使用し Virtex-6 デバイスをターゲットにしていると「ERROR:NgdBuild:604...」というエラー メッセージが表示される

説明


Synplify を使用して Virtex-6 デバイスをターゲットにしていると SPI-4.2 v10.4 のサンプル デザインで次のようなエラー メッセージが表示されます。

"ERROR:NgdBuild:604 - logical block 'pl4_src_clk0' with type 'pl4_src_clk' could not be resolved. A pin name misspelling can cause this, a missing EDIF or NGC file, case mismatch between the block name and the EDIF or NGC file name, orthe misspelling of a type name. Symbol 'pl4_src_clk' is not supported intarget 'virtex6'."

ソリューション


これは ISE Design Suite 13.2 の SPI-4.2 v10.5 で修正される予定です。

当面の策として、生成された <core_name>/implement/synplify.prj ファイルに次の変更を追加して、この問題を回避することができます。

1) 次の行を検索します。
set_option -technology VIRTEX5
set_option -part XC5VLX50
set_option -package FF676

これらを次の行に置き換えます。
set_option -technology VIRTEX6
set_option -part XC6VLX75T
set_option -package FF784


2) VHDL デザインの場合は、次の行を検索します。
add_file -vhdl -lib work "../example_design/pl4_snk_clk.vhd"

これらを次の行に置き換えます。
add_file -vhdl -lib work "../example_design/pl4_snk_clk.vhd"
add_file -vhdl -lib work "../example_design/pl4_src_clk.vhd"


3) Verilog デザインの場合は、次の行を削除します。
add_file -verilog "../example_design/virtex5.v"


4) Verilog デザインの場合は、次の行を検索します。
add_file -verilog "../example_design/pl4_snk_clk.v"

これらを次の行に置き換えます。
add_file -verilog "../example_design/pl4_snk_clk.v"
add_file -verilog "../example_design/pl4_src_clk.v"
AR# 40829
日付 02/23/2011
ステータス アクティブ
種類 一般
IP
  • SPI-4 Phase 2 Interface Solutions
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