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AR# 40905

7 シリーズ - 7 シリーズ FPGA に関連した ISE 13.x ソフトウェアの既知の問題

説明

このアンサーでは、ISE 13.x Design Suite で 7 シリーズ FPGA を使用する場合の既知の問題を示します。

ソリューション


次に、ISE 13.x デザイン ツールの既知の問題で 7 シリーズ FPGA に関するものをリストします。このリストに含まれていない問題がある可能性もあります。このリストに含まれていない問題が発生した場合は、ウェブケースを開いてザイリンクス テクニカル サポートにご連絡ください。
ISE Design Suite 13.4
一般
(ザイリンクス アンサー 43347) Kintex-7 FPGA - 初期エンジニアリング サンプル (IES) に関するアンサーのリストと既知の問題
(ザイリンクス アンサー 45696) Kintex-7 FPGA - エンジニアリング サンプル (GES) に関するアンサーのリストと既知の問題
(ザイリンクス アンサー 44971)7 シリーズ XADC - オンチップ基準の精度
(ザイリンクス アンサー 45781)7 シリーズ XADC - INL の仕様

(ザイリンクス アンサー 41615) 7 シリーズ、BitGen (13.2 以降) - 「ERROR:Bitgen:342 - This design contains pins which are not constrained (LOC) to a specific location or have an undefined I/O Standard (IOSTANDARD)」というエラー メッセージが表示される
(ザイリンクス アンサー 41685) 7 シリーズ - IBIS モデル
タイミング解析
(ザイリンクス アンサー 45650)12.4 タイミング解析/スピード ファイル/7 シリーズ - 古いバージョンのソフトウェアで新しい SPD ファイルを使用できるか
GTX
(ザイリンクス アンサー 43339) 7 シリーズ トランシーバー ソフトウェア使用モデルの変更
(ザイリンクス アンサー 45685)7 シリーズ FPGA Transceiver Wizard v1.6 - リリース ノートおよび既知の問題
ChipScope
(ザイリンクス アンサー 45656)13.4 - Kintex-7 - GTX IBERT - ES シリコンを使用しているとき QPLL でライン レートが 8Gb/s に固定されない
(ザイリンクス アンサー 45674)13.4 以前のバージョン - Virtex-7 および Kintex-7 - 562.5MHz refclk を使用する GTX IBERT コアでマップ エラーが発生する
(ザイリンクス アンサー 45648)13.4 以前のバージョン - Virtex-7/Kintex-7 - GTX IBERT で KC705 または VC705 のボード コンフィギュレーション設定を使用するとシステム クロックに間違った I/O 規格が選択される
(ザイリンクス アンサー 42464) Kintex-7、ChipScope Pro - IBERT (13.2 以降) - エンジニアリング シリコン (ES) を使用する場合の Kintex-7 コアの制限とサポート
(ザイリンクス アンサー 41262) 13.x ChipScope、CORE Generator - 7 シリーズ デバイスを選択するとコアをアップグレードできない
MIG
(ザイリンクス アンサー 45195) MIG 7 シリーズ v1.4 - ISE Design Suite 13.4 のリリース ノートおよび既知の問題
BitGen
(ザイリンクス アンサー 44103) 13.3 BitGen、7 シリーズ - ビットストリーム生成オプション DriveDONE は使用不可
(ザイリンクス アンサー 44237) 13.3 BitGen、7 シリーズ - DonePipe オプションをデフォルトでイネーブルに設定
(ザイリンクス アンサー 44635)7 シリーズ - 13.2 ISE BitGen - FPGA でスタートアップ シーケンスを完了させるための EMCCLK に関する注意事項

(ザイリンクス アンサー 45870)ISE 13.4 Bitgen - 7 シリーズ FPGA で低電圧規格を使用すると入力を介して予期しない長い遅延が発生する
iMPACT

(ザイリンクス アンサー 46836)13.4 iMPACT - Kintex-7 - XC7K420T のパッチおよび既知の問題


ISE Design Suite 13.3
一般
(ザイリンクス アンサー 43347) Kintex-7 FPGA - 初期エンジニアリング サンプル (IES) に関するアンサーのリストと既知の問題
(ザイリンクス アンサー 42660) 13.2/13.3 ISE Design Suite 既知の問題 - Artix-7 および Virtex-7 XT デバイスに対するアクセス制限
(ザイリンクス アンサー 41615) 7 シリーズ、BitGen (13.2 以降) - 「ERROR:Bitgen:342 - This design contains pins which are not constrained (LOC) to a specific location or have an undefined I/O Standard (IOSTANDARD)」というエラー メッセージが表示される
(ザイリンクス アンサー 41685) 7 シリーズ - IBIS モデル
GTX
(ザイリンクス アンサー 43339) 7 シリーズ トランシーバー ソフトウェア使用モデルの変更
ChipScope
(ザイリンクス アンサー 41262) 13.x ChipScope、CORE Generator - 7 シリーズ デバイスを選択するとコアをアップグレードできない
(ザイリンクス アンサー 42464) Kintex-7、ChipScope Pro - IBERT (13.2 以降) - エンジニアリング シリコン (ES) を使用する場合の Kintex-7 コアの制限とサポート
(ザイリンクス アンサー 43747) Kintex-7、ChipScope Pro - IBERT (13.2 以降のバージョン) - 初期エンジニアリング サンプル (ES) シリコンを使用している場合 IBERT ウィザードで QPLL に対してサポートされていないライン レートが選択できる
MIG
(ザイリンクス アンサー 43099) MIG 7 シリーズ v1.3 - ISE Design Suite 13.3 でのリリース ノートおよび既知の問題
BitGen
(ザイリンクス アンサー 44103) 13.3 Bitgen - 7 シリーズ - ビットストリーム生成オプション DriveDONE は使用不可
(ザイリンクス アンサー 44237) 13.3 - Bitgen - 7 シリーズ - DonePipe オプションがデフォルトでイネーブルにされている
ISE Design Suite 13.2
一般
(ザイリンクス アンサー 42660) 13.2 ISE Design Suite 既知の問題 - Artix-7 および Virtex-7 XT デバイスに対するアクセス制限
(ザイリンクス アンサー 43237) 13.2 ISE - Virtex-7 7XCV485T デザインでインプリメンテーション中に配線競合が発生することがある
(ザイリンクス アンサー 42948) 13.2 ライセンス - 「ERROR:Security:11 - No 'xc7vx485t' feature was available for 'ISE'」というエラー メッセージが表示される
GTX
(ザイリンクス アンサー 42615) 7 シリーズ FPGA トランシーバーのデザイン アドバイザリ - ISE 13.2 ソフトウェアでの GTX ポート名の変更
(ザイリンクス アンサー 43339) 7 シリーズ トランシーバーのソフトウェア使用モデルの変更
ブロック RAM / FIFO
(ザイリンクス アンサー 39995) 7 シリーズ FPGA - ビルトイン非同期 FIFO のソフトウェア サポート
制約
(ザイリンクス アンサー 41615) 13.2 BitGen - 「ERROR:Bitgen:342 - This design contains pins which are not constrained (LOC) to a specific location or have an undefined I/O Standard (IOSTANDARD)」というエラー メッセージが表示される
ChipScope
(ザイリンクス アンサー 42757) 13.2 IBERT - Kintex-7 IBERT コアのビットストリーム生成中に「ERROR:Bitgen:342」というエラーが発生する
(ザイリンクス アンサー 41262) 13.x ChipScope、CORE Generator - 7 シリーズ デバイスを選択するとコアをアップグレードできない
(ザイリンクス アンサー 42757) 13.2 IBERT - Kintex-7 IBERT コアのビットストリーム生成中に「ERROR:Bitgen:342」というエラーが発生する
(ザイリンクス アンサー 42464) 13.2 ChipScope Pro IBERT - 1.0 および 1.1 シリコンを使用する場合の Kintex-7 コアの制限とサポート
(ザイリンクス アンサー 42839) 13.2 Kintex-7 GTX IBERT - ライン レートが 3.125 Gbps の場合 TXOUT_DIV および RXOUT_DIV に間違った値が設定される
(ザイリンクス アンサー 42857) Kintex-7 GTX IBERT - 内部システム クロック ソースを使用すると BitGen でエラーが発生する
(ザイリンクス アンサー 43747) 13.2 - 初期エンジニアリング サンプル (ES) シリコンを使用している場合 Kintex-7 IBERT GTX コアで QPLL に対してサポートされていないライン レートが選択できる
iMPACT
(ザイリンクス アンサー 44421) iMPACT のデザイン アドバイザリ - Kintex-7 に不正な間接プログラム コア ファイルが読み込まれ、デバイスが破損する可能性がある
MIG
(ザイリンクス アンサー 41227) MIG 7 シリーズ v1.2 - ISE Design Suite 13.2 でのリリース ノートおよび既知の問題
IBISWriter
(ザイリンクス アンサー 41685) 7 シリーズ - IBIS モデル

追加情報

ISE Design Suite 13.x の一般的な既知の問題は、『ISE Design Suite 13 : リリース ノート ガイド』 (UG631) を参照してください。ISE Design Suite 13.x のライセンスのダウンロード方法、インストール方法、入手方法は、『ISE Design Suite 13 : インストールおよびライセンス ガイド』 (UG798) を参照してください。

改訂履歴

2012/09/24 - 若干の修正。内容への変更はなし
2012/03/15 - アンサー 46836 へのリンクを追加
2012/01/31 - GES および IES の既知の問題を追加
2012/01/13 - 13.4 リリース用に更新
2011/10/25 - 13.3 リリース用に更新
2011/10/12 - アンサー 44421 へのリンクを追加
2011/09/22 - アンサー 43747 へのリンク追加
2011/07/29 - アンサー 39995 へのリンク追加
2011/07/27 - アンサー 43339 へのリンク追加
2011/07/26 - アンサー 42944 および 42946 へのリンク追加
2011/07/21 - アンサー 43237 を更新
2011/07/05 - 初版

アンサー レコード リファレンス

マスター アンサー レコード

サブアンサー レコード

Answer Number アンサータイトル 問題の発生したバージョン 修正バージョン
43237 13.2 ISE Design Suite - Virtex-7 7XCV485T デザインでインプリメンテーション中に配線競合でエラーが発生することがある N/A N/A

関連アンサー レコード

AR# 40905
日付 01/25/2013
ステータス アクティブ
種類 既知の問題
デバイス
  • Artix-7
  • Kintex-7
  • Virtex-7
  • Virtex-7 HT
ツール
  • ISE Design Suite - 13.2
  • ISE Design Suite - 13.3
  • ISE Design Suite - 13.4
  • ISE Design Suite - 13.1
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