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AR# 41810

12.4/13.4/14.7 MAP - クロック以外のソース ピンをオフチップで駆動するグローバル バッファー インスタンスが含まれていることを示す「ERROR:Place:1206」というエラー メッセージが表示される

説明

6slx45-2csg324 を使用しています。 

デザインには、1 つの BUFIO2 を駆動する入力差動クロック パッドがあり、この BUFIO2 により 1 つの BUFG が駆動されます。

BUFG は、1 つのピンをオフチップで直接駆動します。 

D11 および C11 に配置されている入力クロック パッドでは、問題なく機能します。 

しかし、パッドが U10 および V10 に配置されていると機能しません。 

次のようなエラー メッセージが表示されます。

ERROR:Place:1206 - This design contains a global buffer instance,
<u_isds/clkdiv_buf_inst>, driving the net, <RXCLKA_OBUF>, that is driving the
following (first 30) non-clock source pins off chip.
< PIN: RXCLKA.O; >
This design practice, in Spartan-6, can lead to an unroutable situation due
to limitations in the global routing. If the design does route there may be
excessive delay or skew on this net. It is recommended to use a Clock
Forwarding technique to create a reliable and repeatable low skew solution:
instantiate an ODDR2 component; tie the .D0 pin to Logic1; tie the .D1 pin to
Logic0; tie the clock net to be forwarded to .C0; tie the inverted clock to
.C1. If you wish to override this recommendation, you may use the
CLOCK_DEDICATED_ROUTE constraint (given below) in the .ucf file to demote
this message to a WARNING and allow your design to continue. Although the net
may still not route, you will be able to analyze the failure in FPGA_Editor.
< PIN "u_isds/clkdiv_buf_inst.O" CLOCK_DEDICATED_ROUTE = FALSE; >

ERROR:Place:1136 - This design contains a global buffer instance,
<u_isds/clkdiv_buf_inst>, driving the net, <RXCLKA_OBUF>, that is driving the
following (first 30) non-clock source pins.
< PIN: RXCLKA.O; >
This is not a recommended design practice in Spartan-6 due to limitations in
the global routing that may cause excessive delay, skew or unroutable
situations. It is recommended to only use a BUFG resource to drive clock
loads. If you wish to override this recommendation, you may use the
CLOCK_DEDICATED_ROUTE constraint (given below) in the .ucf file to demote
this message to a WARNING and allow your design to continue.
< PIN "u_isds/clkdiv_buf_inst.O" CLOCK_DEDICATED_ROUTE = FALSE; >

ERROR:Pack:1654 - The timing-driven placement phase encountered an error.


ソリューション

BUFG を出力に直接配線する場合、制限事項がいくつかあります。

1. 上部の 8 つの BUFG もクロック以外の入力 (LUT、.CE、.SR ピンなど) に配線されますが、クロック以外のロードに配線するために BUFG を使用しないようにしてください。

配線不可能なデザインが作成されてしまいます。

2. 下部の 8 つの BUFG はクロックおよび .SR ピンのみに配線されます。

下部の 8 つの BUFG から LUT または IOB 入力あるいは .CE ピンへの配線はありえません。

グローバル クロック入力として U10 および V10 を使用する場合、『Spartan-6 FPGA クロック リソース ユーザー ガイド』 (UG382) v1.5 の図 1-4 によれば、BUFIO2_X1Y6 または BUFIO2_X3Y6 に配線されます。

UG382 (v1.5) の図 1-4 によると、これらの 2 つの BUFIO2 は最終的に BUFGMUX_X3Y15、BUFGMUX_X3Y16、BUFGMUX_X2Y11、および BUFGMUX_X2Y12 に配線されます。

これらの BUFG はすべて下部にあるため、出力ピンに直接配線することはできません。

クロック転送コンフィギュレーションを使用する代わりに ODDR を出力クロック信号に対して使用すると、これを回避できます。
AR# 41810
日付 09/11/2014
ステータス アクティブ
種類 一般
デバイス
  • Spartan-6 LX
  • Spartan-6 LXT
  • Spartan-6Q
ツール
  • ISE Design Suite - 14
  • ISE Design Suite - 13
  • ISE Design Suite - 12
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