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AR# 42123

Virtex-6 FPGA Integrated Block Wrapper v1.7 for PCI Express - PIPERXVALID が未定義になっているシミュレーションでリンクアップ エラーが発生する

説明

問題の発生したバージョン : v1.6, v1.7

修正バージョンおよびその他の既知の問題 : (ザイリンクス アンサー 40446) を参照

説明 :

シミュレーションで PCI Express コアがリンク トレーニングを完了せず、ltssm ステート 0x6 (Pre_Send_EIOS) に入ることがあります。

注記 : 「問題の発生したバージョン」は問題が最初に発生したバージョンを指します。
問題はそれ以前のバージョンでも発生していた可能性がありますが、以前のバージョンではそれを検証するテストは行われていません。

ソリューション

この問題を回避するには gtx_rx_valid_filter_v6.v(hd) を次のように変更します。

Verilog 場合

1. //source/gtx_rx_valid_filter_v6.v を開きます。
2.
次のコードを検索し変更します。

wire awake_see_com_0 = GT_RXVALID & (gt_rxcharisk_q[0] && (gt_rxdata_q[7:0] == EIOS_COM));
wire awake_see_com_1 = GT_RXVALID & (gt_rxcharisk_q[1] && (gt_rxdata_q[15:8] == EIOS_COM));

これを次のように変更します。

wire awake_see_com_0 = gt_rxvalid_q & (gt_rxcharisk_q[0] && (gt_rxdata_q[7:0] == EIOS_COM));
wire awake_see_com_1 = gt_rxvalid_q & (gt_rxcharisk_q[1] && (gt_rxdata_q[15:8] == EIOS_COM));

HVDL の場合

1. //source/gtx_rx_valid_filter_v6.vhd を開きます。

2. 次のコードを検索し変更します。

awake_see_com_0<= GT_RXVALID and (gt_rxcharisk_q(0) and
to_stdlogic(gt_rxdata_q(7 downto 0) = EIOS_COM));

awake_see_com_1<= GT_RXVALID and (gt_rxcharisk_q(1) and
to_stdlogic(gt_rxdata_q(15 downto 8) = EIOS_COM));

これを次のように変更します。

awake_see_com_0<= gt_rxvalid_q and (gt_rxcharisk_q(0) and
to_stdlogic(gt_rxdata_q(7 downto 0) = EIOS_COM));

awake_see_com_1<= gt_rxvalid_q and (gt_rxcharisk_q(1) and
to_stdlogic(gt_rxdata_q(15 downto 8) = EIOS_COM));

改訂履歴
2012/4/13 - 初版

アンサー レコード リファレンス

マスター アンサー レコード

Answer Number アンサータイトル 問題の発生したバージョン 修正バージョン
40446 Virtex-6 FPGA Integrated Block Wrapper v1.7 for PCI Express - リリース ノートおよび既知の問題 N/A N/A
AR# 42123
日付 10/20/2014
ステータス アクティブ
種類 既知の問題
IP
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