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AR# 42662

7 シリーズ GTX トランシーバー - TX および RX のレイテンシ値

説明

このアンサーには、7 シリーズ GTX トランシーバーの TX および RX レイテンシの値を記載しています。表は、『7 シリーズ FPGA GTX/GTH トランシーバー ユーザー ガイド』 (UG476) に追加される予定です。

ソリューション


注記:

1. 最小値および最大値は理論的なものです。これらのコンフィギュレーションはプロトコルにより使用状況が異なる可能性があります。ユーザー ガイドに従って、USRCLK と USRCLK2 の位相は一致していると想定しています。

2. TX レイテンシの表には誤植があります。RXUSRCLK サイクルに関するとされているレイテンシは、実際には TXUSRCLK の値です。


注記: RX バッファーをバイパスする場合は、レイテンシが予測可能な固定値になるように RXDDIEN を 1 に設定してください。


注記 1: TX ファブリック インターフェイスを通るレイテンシの値は、レイテンシの厳密な定義に依存します。上記の表の場合、TXDATA にデータを出力するクロック エッジから、ファブリック インターフェイスからのそのデータの最初の部分を内部 PCS に送信するクロック エッジまでの時間をレイテンシと定義すると、値は正確です (ファブリックから GT へのクロック挿入時間は無視)。

注記 2: リセットが解除される際、エラスティック バッファーを通るレイテンシは次のようになります。                 
2 RXUSRCLK サイクル
+ CLK_COR_MIN_LAT バイト x      
+/-  0.5 RXUSRCLK サイクル

この式は、バッファーのリセットが解除されるときにのみ有効であることに注意してください。通常は、レイテンシの表の値を使用してください。

AR# 42662
日付 11/23/2016
ステータス アクティブ
種類 一般
デバイス
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