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AR# 43097

Virtex-6 FPGA コネクティビティ キット TRD - 32 ビット OS 上で PlanAhead フローを実行するとタイミングが満たされない

説明

Windows および Linux の 32 ビット OS で PlanAhead フローを実行すると、Tcl スクリプトで設定されたコスト テーブルに対してタイミングが満たされません。

ソリューション


x4gen2 の場合 :

v6_pcie_10Gdma_ddr3_xaui_axi/design/implement/planahead_flow_x4gen2 ディレクトリにある Tcl ファイル planahead_flow_x4gen2.tcl を開きます。

次の行でコスト テーブルを 3 から 10 に変更します。

config_run -run impl_1 -program map -option -t -value 3
config_run -run impl_1 -program par -option -t -value 3

x8gen1 の場合 :

v6_pcie_10Gdma_ddr3_xaui_axi/design/implement/planahead_flow_x8gen1 ディレクトリにある Tcl ファイル planahead_flow_x8gen1.tcl を開きます。

次の行でコスト テーブルを 3 から 6 に変更します。

config_run -run impl_1 -program map -option -t -value 3
config_run -run impl_1 -program par -option -t -value 3

アンサー レコード リファレンス

マスター アンサー レコード

Answer Number アンサータイトル 問題の発生したバージョン 修正バージョン
34432 Virtex-6 FPGA コネクティビティ キットおよび TRD (ターゲット リファレンス デザイン) – リリース ノートおよび既知の問題 N/A N/A
AR# 43097
日付 05/20/2012
ステータス アーカイブ
種類 既知の問題
Boards & Kits
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