UPGRADE YOUR BROWSER

We have detected your current browser version is not the latest one. Xilinx.com uses the latest web technologies to bring you the best online experience possible. Please upgrade to a Xilinx.com supported browser:Chrome, Firefox, Internet Explorer 11, Safari. Thank you!

AR# 44682

7 シリーズ Integrated Block for PCI Express - VHDL フローで MGT ラッパー ファイルが生成されない

説明

問題のあったバージョン : v1.2
修正されたバージョンとその他の既知の問題 : (ザイリンクス アンサー 40469) 参照

注記 : 「問題のあったバージョン」は問題が最初に発生したバージョンを指します。問題はそれ以前のバージョンでも発生していた可能性がありますが、以前のバージョンではそれを検証するテストは実行されていません。

VHDL フローをターゲットにしていると、生成されたコアには統合ブロックの VHDL ラッパーおよび AXI ラッパー ファイルは含まれていますが、MGT ラッパー ファイルが含まれていません。MGT ラッパーは Verilog では生成されています。

ソリューション

これは v1.2 コアでの予期されたとおりの動作です。

改訂履歴
2011/12/06 - アップデート、(ザイリンクス アンサー 40469) を追加
2011/10/21 - 初版

アンサー レコード リファレンス

マスター アンサー レコード

Answer Number アンサータイトル 問題の発生したバージョン 修正バージョン
40469 7 Series Integrated Block for PCI Express - Vivado 2012.4 および ISE 14.7 までのすべてのバージョンに対するリリース ノートおよび既知の問題 N/A N/A
AR# 44682
日付 08/27/2013
ステータス アクティブ
種類 既知の問題
このページをブックマークに追加