AR# 45011

Spartan-6 のデザイン アドバイザリ - BUFPLL LOCK 出力がバンク 2 で常に High になる

説明


** この問題の修正は ISE 13.4 に含まれており、 japan.xilinx.com/download からダウンロードすることができます。**

すべての Spartan-6 デバイスのバンク 2 の BUFPLL LOCK 出力は、ISE 3.3 およびそれ以前のバージョンを使用している場合は機能しません。

ソリューション


ISE 13.4 およびそれ以降のバージョンを使用している場合、BUFPLL LOCK 出力はすべてのバンクで期待通りに機能します。ISE 3.3 およびそれ以前のバージョンでは、すべての Spartan-6 デバイスで、バンク 2 の BUFPLL (BUFPLL_X1Y0、BUFPLL_X1Y1) でモデリングの問題が見つかりました。このため BUFPLL LOCK 出力が High に接続されています。LOCK 出力はステータス信号としてのみ使用されているため、バンク 2 内で接続されている BUFPLL および IOLOGIC は正しく動作します。PLL がリセットされると、通常どおり BUFPLL 出力信号もリセットされますが、LOCK は High のままになります。





BUFPLL LOCK 出力は、PLL がロックされ、BUFPLL が SERDESSTROBE 信号に正しくアラインされるまで High にならない点を除き、PLL LOCKED 信号とまったく同じ機能を果たします。動作開始を制御するために LOCK 出力が使用されている場合があるので、BUFPLL または PLL が正しくロックされる前にデザインが動作開始する可能性があります。バンク 2 で XAPP1064 を使用しているデザインは変更する必要があります。MIG/MCB デザインはこの影響を受けません。



次の図は、バンク 2 の BUFPLL の LOCK ビヘイビアーを示したものです。





次のステップ :
  • バンク 2 で BUFPLL が使用されているかどうかを確認します。FPGA Editor または PlanAhead を使用して、デザインで BUFPLL_X1Y0 および BUFPLL_X1Y1 が使用されているかどうかを検索して確認をします。または、タイミング レポートで BUFPLL_X1Y0 および BUFPLL_X1Y1 を検索して確認します。
  • この問題のデザインへの影響は LOCK 信号がどのように使用されているかによって異なります。バンク 2 で BUFPLL が 1 つ、または両方とも使用されている場合は、LOCK が常に High になっていることのアプリケーション リスクを判断します。たとえば、次の 2 点をチェックします。
    • IOSERDES などの下方向ロジックのイネーブル/リセットに LOCK 信号が使用されているかどうか。
    • PLL 出力クロックが失われているが、BUFPLL LOCK 信号が High の状態である場合、それがデザインに悪影響を与えるかどうか。
  • LOCK 信号がデザインに必要な場合は、次の方法を試してみてください。

別の回避策 :
  • ISE 13.4 を使用し、このバージョンでデザインを再インプリメントします。

ISE 13.4 を使用できない場合は、こちらのオプションを利用してください。
  • PLL/BUFPLL をバンク 2 以外のバンクに移動させます。
  • スライス フリップフロップを使用し PLL の LOCKED 出力にレジスタを付けて、BUFPLL LOCK 出力をエミュレートします。このレジスタを介した LOCKED 信号を BUFPLL の LOCK 出力と同様に使用します。この信号は LOCK のビヘイビアーに非常によく似ています。複数のバンクに複数の BUFPLL を使用しているデザインでは、すべてのバンクが正しくロックされるまで動作が開始しないよう LOCK 信号をまとめるのが一般的です。
  • これ以外のオプションが必要な場合は、ザイリンクス テクニカル サポートに問い合わせます。japan.support.xilinx.com

アンサー レコード リファレンス

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日付 01/16/2013
ステータス アクティブ
種類 デザイン アドバイザリ
デバイス
ツール 詳細 概略