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AR# 45360

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Kintex-7 および Virtex-7 FPGA GTX トランシーバーのデザイン アドバイザリ - エンジニアリング サンプル (ES) シリコンの属性のアップデート、問題、および回避策

説明

このデザイン アドバイザリでは、Kintex-7 および Virtex-7 FPGA GTX トランシーバーのエンジニアリング サンプル (ES) シリコンでの属性設定、問題、および回避策に関する情報を示します。

ソリューション

1. エンジニアリング サンプル (GES) シリコンでの GTX トランシーバー属性のアップデート

次の表に、エンジニアリング サンプル (GES) シリコンで信頼性のある動作を得るのに必要な GTX 属性のアップデートを示します。

初期 ES のビットストリームを GES シリコンに使用したり、GES シリコンのビットストリームを初期 ES シリコンに使用することはできません。ISE Design Suite 13.4 では、7 Series FPGA Transceiver Wizard v1.6 を使用すると次の属性アップデートが生成されます。ISE 13.4 のバージョン 1.5 のウィザードでは初期 ES シリコン設定のみが、バージョン 1.6 では ES シリコン設定のみがサポートされています。

v2.1 以前のウィザードで生成された GES ビットストリームをプロダクション シリコンに使用したり、プロダクション シリコンのビットストリームを v2.1 以前のウィザードで生成された GES シリコンに使用することはできません。ISE Design Suite 14.2 を使用する場合は、GES シリコンに 7 Series FPGA Transceiver Wizard v2.2 を使用する必要があり、このビットストリームは GTX プロダクション シリコンと互換性があります。ただし、次の表に示されている最新の RXCDR_CFG 設定を使用するには、ISE 14.3/Vivado 2012.3 に含まれる v2.3 のウィザードを使用する必要があります。このバージョンでは、ES およびプロダクション GTX の両方がサポートされます。ISE 14.4/Vivado 2012.4 を使用する場合は、v2.4 を使用する必要があります。このバージョンでは、ES およびプロダクション GTX シリコンの両方がサポートされます。ウィザードの異なるバージョンでサポートされるシリコン リビジョンは、(ザイリンクス アンサー 46048) を参照してください。

 

 

属性
 値
BIAS_CFG

64'h0000040000001000
CPLL_CFG 24'hBC07DC
QPLL_CFG

QPLL 下位バンド : 27'h06801C1

QPLL 上位バンド : 27'h0680181

QPLL_LOCK_CFG

 16'h21E8
QPLL_CP 10'h01F
QPLL_LPF
 4'hF

RXCDR_FR_RESET_ON_EIDLE

1'b0
RXCDR_PH_RESET_ON_EIDLE 1'b0
RXCDR_HOLD_DURING_EIDLE
 1'b0
RX_DEBUG_CFG 12'h000
RXCDR_CFG フル レート(1) ハーフ レート(2) 1/3 レート(4) 1/8 レート(4)
プリスクランブル パターンのあるスクランブルおよび 8B/10B

CDR 設定 < +/- 200ppm

LPM モード :

72'h0B_0000_23FF_1040_0020 (> 6.6Gb/s)

72'h03_0000_23FF_1020_0020 (<= 6.6Gb/s)

DFE モード :

72'h0B_0000_23FF_1040_0020 (> 6.6Gb/s)

72'h03_0000_23FF_2040_0020 (<= 6.6Gb/s)

 

CDR 設定 < +/- 700ppm

LPM モード :

72'h0B_8000_23FF_1040_0020 (> 6.6Gb/s)

72'h03_8000_23FF_1020_0020 (<= 6.6Gb/s)

DFE モード :

72'h0B_8000_23FF_1040_0020 (> 6.6Gb/s)

72'h03_8000_23FF_2040_0020 (<= 6.6Gb/s)

CDR 設定 < +/- 1250ppm

 

LPM モード :

 

72'h0B_8000_23FF_1020_0020 (> 6.6Gb/s)

72'h03_8000_23FF_1020_0020 (<= 6.6Gb/s)

 

DFE モード :

 

72'h0B_8000_23FF_1020_0020 (> 6.6Gb/s)

72'h03_8000_23FF_1020_0020 (<= 6.6Gb/s)

 

CDR 設定 < +/- 200ppm

LPM/DFE モード :

72'h03_0000_23FF_4020_0020

 

CDR 設定 < +/- 700ppm

LPM/DFE モード :

72'h03_8000_23FF_4020_0020

 

CDR 設定 < +/- 1250ppm

LPM/DFE モード :

72'h03_8000_23FF_4020_0020

 

CDR 設定 < +/- 200ppm

LPM/DFE モード :

72'h03_0000_23FF_4010_0020

 

CDR 設定 < +/- 700ppm

LPM/DFE モード :

72'h03_8000_23FF_4010_0020

 

CDR 設定 < +/- 1250ppm

LPM/DFE モード :

72'h03_8000_23FF_4010_0020

CDR 設定 < +/- 200ppm

LPM/DFE モード :

72'h03_0000_23FF_4008_0020

 

CDR 設定 < +/- 700ppm

LPM/DFE モード :

72'h03_8000_23FF_4008_0020

 

CDR 設定 < +/- 1250ppm

LPM/DFE モード :

72'h03_8000_23FF_4008_0020

プリスクランブル パターンのない 8B/10B

CDR 設定 < +/- 200ppm

LPM モード :

72'h03_0000_23FF_1040_0020

 

CDR 設定 < +/- 700ppm

LPM モード :

72'h03_8000_23FF_1040_0020

 

CDR 設定 < +/- 1250ppm

LPM モード :

72'h03_8000_23FF_1040_0020

CDR 設定 < +/- 200ppm

LPM モード :

72'h03_0000_23FF_1020_0020

 

CDR 設定 < +/- 700ppm

LPM モード :

72'h03_8000_23FF_1020_0020

 

CDR 設定 < +/- 1250ppm

LPM モード :

72'h03_8000_23FF_1020_0020

CDR 設定 < +/- 200ppm

LPM モード :

72'h03_0000_23FF_1010_0020

 

CDR 設定 < +/- 700ppm

LPM モード :

72'h03_8000_23FF_1010_0020

CDR 設定 < +/- 1250ppm

LPM モード :

72'h03_8000_23FF_1010_0020

CDR 設定 < +/- 200ppm

LPM モード :

72'h03_0000_23FF_1008_0020

CDR 設定 < +/- 700ppm

LPM モード :

72'h03_8000_23FF_1008_0020

CDR 設定 < +/- 1250ppm

LPM モード :

72'h03_8000_23FF_1008_0020

SSC 設定を使用した SATA REFCLK PPM(5) 72'h03_8000_8BFF_1020_0010 (6 Gb/s の Gen 3) 72'h03_8800_8BFF_4020_0008 (3Gb/s の Gen 2) 72'h03_8000_8BFF_4010_0008 (1.5Gb/s の Gen 1)
RXCDR_LOCK_CFG

6'b010101(6)
RX_BIAS_CFG

12'b000000000100

RX_OS_CFG
 13'b0000010000000
RX_DFE_LPM_HOLD_DURING_EIDLE 1'b0
PMA_RSV

32'h 0001_8480(7)

32'h 001E_7080(8)

PMA_RSV2[5]

1'b1 (9)

1'b0 (10)

ES_EYE_SCAN_EN TRUE
RX_CM_SEL 2'b11
PMA_RSV2[4]、RX_CM_TRIM 1'b1、3'b010 (11)
PCS_RSVD_ATTR[8]

1'b1(12)

1'b0(13)

RX_DFE_XYD_CFG 13'h0000
DFE モード 内部シリアル ループバック チャネル
RX_DFE_GAIN_CFG 23'h0207EA 23'h020FEA
RX_DFE_VP_CFG 17'b00011111100000011 17'b00011111100000011
RX_DFE_UT_CFG 17'b10001000000000000 17'b10001111000000000
RX_DFE_KL_CFG 13'b0000011111110 13'b0000011111110
RX_DFE_KL_CFG2 32'h3788140A ユーザー ガイド (UG476) の使用モデルに基づく(14)
RX_DFE_H2_CFG 12'b000110000000 12'b000000000000
RX_DFE_H3_CFG

12'b000110000000

 12'b000001000000
RX_DFE_H4_CFG 11'b00011100000 11'b00011110000
RX_DFE_H5_CFG 11'b00011100000 11'b00011100000
RX_DFE_LPM_CFG 16'h0954 16'h0954
LPM モード 短チャネル (<=2.5dB 損失) 長チャネル (>2.5dB 損失)
RXLPM_HF_CFG 14'b00000000000000 14'b00000011110000
RXLPM_LF_CFG 14'b00000000000000 14'b00000011110000
RX_DFE_LPM_CFG

16'h0904(15)

16'h0104(16)

16'h0904(15)

16'h0104(16)

注記 :

  1. CPLL/QPLL フル レート設定 : QPLL 操作ではライン レート 5.93 ～ 8.0Gb/s および 9.8 ～ 10.3125Gb/s、CPLL 操作ではライン レート 3.2 ～ 6.6Gb/s で分周値 1 です。
  2. CPLL/QPLL ハーフ レート設定 : QPLL 操作ではライン レート 2.965 ～ 4.0Gb/s および 4.9 ～ 5.15625Gb/s、CPLL 操作ではライン レート 1.6 ～3.3Gb/s で分周値 2 です。
  3. CPLL/QPLL 1/4 レート設定 : QPLL 操作ではライン レート 1.4825 ～ 2.0Gbps および 2.45 ～ 2.578125Gbps、CPLL 操作ではライン レート 0.8 ～1.65Gbps で分周値 4 です。
  4. CPLL/QPLL 1/8 レート設定 : QPLL 操作ではライン レート 0.74125 ～ 1.0Gb/s および 1.225 ～ 1.2890625Gb/s、CPLL 操作ではライン レート 0.4 ～0.825Gb/s で分周値 8 です。
  5. これは、SSC を使用した REFCLK PPM の SATA 要件 (-5000PPM の 33KHz FM Triangular 変調で +/- 700PPM) をサポートするために設定します。 
  6. RXCDRLOCK ポートはサポートされていません。入力データを検証してください。
  7. 低ライン レート : CPLL 全範囲、5.93GHz <= QPLL VCO 周波数 <= 6.6GHz
  8. 高ライン レート : QPLL VCO 周波数 > 6.6GHz
  9. アイ スキャン機能を使用する場合、ES_EYE_SCAN_EN および PMA_RSV2[5] を 1'b1 に設定する必要があります。
  10. アイ スキャン機能を使用しない場合、ES_EYE_SCAN_EN は 1'b1、PMA_RSV2[5] は 1'b0 に設定する必要があります。
  11. プログラマブルで、800mV に設定されます。RX_CM_SEL = 2'b11 の場合に適用されます。LPM モードでは、 RX_CM_SEL = 2'b00 の場合は PMA_RSV2[4] および RX_CM_TRIM はドントケアです。
  12. OOB (PCI Express、SATA/SAS など) を使用するデザインでは、PCS_RSVD_ATTR[8] は 1'b1 に設定する必要があります。
  13. OOB を使用しないデザインの場合、PCS_RSVD_ATTR[8] は 1'b0 に、RXELECIDLEMODE[1:0] は 2'b11 に、RXBUF_RESET_ON_EIDLE は FALSE に設定する必要があります。
  14. RX_DFE_KL_CFG2 は、チャネルの挿入損失に基づいて設定する必要があります。UG476 の表 4-12 および 4-13 を参照してください。トランシーバー ウィザード v2.6 以降では、ナイキスト周波数でのチャネルの挿入損失が 25 ～ 30dB である場合はこれを 32'h301148AC に設定します。 
  15. ライン レート <= 6.6Gb/s の場合
  16. ライン レート > 6.6Gb/s の場合

 

2. GES シリコンの GTX のエラッタ項目

このセクションは、GES シリコンの Kintex-7 FPGA CES エラッタを参照しています。

  1. CPLL パワーダウン

次の (a) と (b) の条件が 8,000 時間以上継続すると、GTX トランシーバーの CPLL が動作不能になることがあります。

  1. 電源が MGTAVCC および MGTAVTT に供給される。
  2. デバイスが次のいずれかの状態である。
    1. FPGA がコンフィギュレーションされていない。
    2. FPGA はコンフィギュレーションされているが、トランシーバーはインスタンシエートされていない。
    3. トランシーバーはインスタンシエートされているが、CPLL はパワーダウン状態に保持されている。

QPLL が使用されると、各 CPLL をイネーブルにするのに MGTAVTT で 30mA、MGTAVCC で 20mA 消費されます。

この場合、CPLL パワーダウン ポート CPLLPD を常に 1'b0 に設定して QPLL のみが使用されるようにしている場合でも、CPLL を常に電源オンの状態にする必要があります。

3. 使用モード

アイ スキャン使用モード

ES_EYE_SCAN_EN PMA_RSV2[5] 説明
TRUE 1'b0 アイ スキャン ディスエーブル
TRUE 1'b1 アイ スキャン イネーブル


OOB 使用モード

PCS_RSVD_ATTR[8] 説明
1'b0 OOB 電源オフ
1'b1 OOB 電源オン

注記 : OOB 回路は、PCI Express、SATA/SAS などのアプリケーションでは電源オンにする必要があります。

4. GTX ソフトウェアの既知の問題/使用モードの変更

最新の GTX ソフトウェア使用モードの変更および既知の問題は、(ザイリンクス アンサー 43339) を参照してください。

5. GTX の初期 ES から GES への移行

GTX を使用するデザインを初期 ES から GES シリコンに移行する場合は、(ザイリンクス アンサー 45410) に記載されている事項を考慮する必要があります。

改訂履歴
2014/05/05 - SATA Gen 2/Gen 3 の RXCDR_CFG 設定と 6.6 Gbps の PMA_RSV をアップデート
2013/11/22 - RX_DFE_KL_CFG2 設定はチャネルによって異なるので UG476 を参照するよう表を更新
2012/12/12 - SATA SSC の RXCDR_CFG 設定を追加、OOB を使用しない場合の RXELECIDLEMODE/RXBUF_RESET_ON_EIDLE に関する注記を追加
2012/10/18 - スクランブル/非スクランブルの 8B/10B および非 8B/10B パターンの RXCDR_CFG 設定を追加/アップデート
2012/07/19 - 属性の表に RX_DFE_XYD_CFG 値を追加
2012/06/28 - GTX ソフトウェア使用モードの変更 (Xilinx Answer 43339) で最新の GTXE2_COMMON 使用モデルの変更情報をアップデート
2012/03/22 - ハーフレート モードでの RXCDR_CFG 設定を更新
2012/02/22 - 1/4 レートおよび 1/8 レートの RXCDR_CFG 設定を追加、GTX ソフトウェアの既知の問題/使用モデルの変更に関する情報へのリンクを追加
2012/01/12 - 初版

アンサー レコード リファレンス

関連アンサー レコード

Answer Number アンサータイトル 問題の発生したバージョン 修正バージョン
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AR# 45360
日付 05/23/2014
ステータス アクティブ
種類 デザイン アドバイザリ
デバイス
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