すべての既存の MIG 7 Series DDR3 または DDR2 デザインは、CKE および ODT 信号の新しい MIG ピン配置規則に基づいて評価する必要があります。以前はこれら 2 つの信号の配置にほとんど制限はありませんでしたが、最近完了した解析により、13.3 以前のリリースに含まれる MIG で使用される CKE および ODT インプリメンテーションでタイミング問題が発生する可能性があることがわかりました。タイミング問題をなくすには、CKE および ODT がほかのアドレス/制御信号と同じように処理される新しいインプリメンテーションが必要です。13.3 以前のバージョンの MIG では許容されていた CKE および ODT ピン割り当ての中には、この新しいインプリメンテーションでは許容されないものがあります。
以前のバージョンの MIG で生成された DDR3/DDR2 インターフェイス コンフィギュレーションの多くは、デフォルトのピン配置であればこの新しいピン配置規則に既に従っていました。ただし、MIG で新しい規則はチェックされず、違反しているケースがある可能性もあるので、既存デザインすべてを検証することが重要です。新しい規則に違反している既存デザインは、ボードの再設計が必要です。
新しい CKE および ODT の規則
新しい規則に関する質問や、既存のピン配置が規則に従っているかを確認するのにヘルプが必要な場合は、ウェブケースを開き、UCF ファイルおよび mig.prj を添付してください。
必要な操作
ISE 13.4 ツール リリースの MIG には、CKE および ODT の新しい規則と RTL コードが含まれています。すべての既存の MIG デザインは、新しいピン配置規則に従っていることを確実にし、発生する可能性のあるタイミング問題をなくす新しい RTL コードを入手するため、13.4 にアップグレードする必要があります。タイミング問題は、13.3 以前の MIG における ODT/CKE インプリメンテーションに関連しています。このため、新しい CKE/ODT 規則に違反しているか従っているかにかかわらず、アップデートされた RTL コードが必要です。また、新しいデザインはすべて 13.4 以降のバージョンでインプリメントする必要があります。ISE Design Suite 13.4 は 2012 年 1 月 18 日にリリースされる予定です。
注記 : このアンサーは、CKE および ODT ピン配置ガイドラインに関するデザイン アドバイザリ (ザイリンクス アンサー 41351) に置き換わるものです。アンサー 41351 は削除されています。
| Answer Number | アンサータイトル | 問題の発生したバージョン | 修正バージョン |
|---|---|---|---|
| 33566 | DDR3、DDR2、DDR、Spartan-6 FPGA MCB、RLDRAMII、QDRII+、QDRII、DDRII コアを含む MIG のデザイン アドバイザリ | N/A | N/A |
| 46227 | MIG 7 シリーズ ソリューション センター - 主な問題 | N/A | N/A |
| Answer Number | アンサータイトル | 問題の発生したバージョン | 修正バージョン |
|---|---|---|---|
| 45588 | MIG 7 シリーズ DDR3/DDR2 - CKE および ODT の配置でピン選択の検証ができない | N/A | N/A |
| 45195 | MIG 7 Series - すべての ISE バージョン/Vivado 2012.4 およびそれ以前のツール バージョンのリリース ノートおよび既知の問題 | N/A | N/A |
| 42944 | Virtex-7 FPGA デザイン アドバイザリのマスター アンサー | N/A | N/A |
| 33566 | DDR3、DDR2、DDR、Spartan-6 FPGA MCB、RLDRAMII、QDRII+、QDRII、DDRII コアを含む MIG のデザイン アドバイザリ | N/A | N/A |
| AR# 45633 | |
|---|---|
| 日付 | 08/02/2012 |
| ステータス | アクティブ |
| 種類 | デザイン アドバイザリ |
| デバイス | |
| IP | |