AR# 46676

MIG 7 シリーズ v1.4 RLDRAM II - RTL で DEBUG_PORT がオフになっていると合成できない

説明

MIG GUI で [Debug Signals for Memory Controller] をオンにしてデザインを生成した後、最上位 RTL で手動でこれをオフにすると、合成中に MIG 7 シリーズ v1.4 RLDRAM II デザインにエラーが発生します。

ソリューション

最上位モジュール example_top.v または <user_design>.v で DEBUG_PORT を OFF にすると、次のようなエラー メッセージが表示されます。

XST :

ERROR:HDLCompiler:1401 - "C:\Users\vsrunga\Desktop\MIG_RLDRAM_Debug_ON\mig_7series_v1_4\example_design\rtl\example_top.v" Line 857: Signal dbg_win_current_byte[3] in unit example_top is connected to following multiple drivers:

ERROR:HDLCompiler:1379 - "C:\Users\vsrunga\Desktop\MIG_RLDRAM_Debug_ON\mig_7series_v1_4\example_design\rtl\example_top.v" Line 896: Driver 0: output signal of instance Ground

ERROR:HDLCompiler:1379 - "C:\Users\vsrunga\Desktop\MIG_RLDRAM_Debug_ON\mig_7series_v1_4\example_design\rtl\example_top.v" Line 857: Driver 1: u_chk_win_top/win_current_byte[3] driven by output signal win_current_byte[3] of instance Flip-flop

ERROR:HDLCompiler:1379 - "C:\Users\vsrunga\Desktop\MIG_RLDRAM_Debug_ON\mig_7series_v1_4\example_design\rtl\example_top.v" Line 893: Driver 0: output signal of instance Ground

Synplify Pro

@E: CG596 :"/home/vsrunga/MIG_Work/MIG_RLDRAM_Debug_ON/mig_7series_v1_4/user_design/rtl/phy/qdr_rld_byte_lane.v":371:8:371:25|Parameter PHASEREFCLK_PERIOD cannot be found in module PHASER_IN.

@END

デバッグ ポートが chk_win_top モジュールにより駆動され、また generate 文にも駆動されているために dbg ネットの複数のドライバーに接続されてしまうのでこの問題が発生します。example_top.v (行 887 から 898) の generate 文をコメント アウトするか、または [Debug Signals for Memory Controllers] を OFF にして最初からデザインを再生成すると、この問題を回避できます。

generate

if (DEBUG_PORT != "ON") begin: gen_chk_win_off

assign dbg_win_left_ram_out = 'b0;
assign dbg_win_right_ram_out = 'b0;
assign dbg_win_active = 1'b0;
assign dbg_win_clr_error = 1'b0;
assign dbg_win_inc = 1'b0;
assign dbg_win_dec = 1'b0;
assign dbg_win_current_bit = 'b0;
assign dbg_win_current_byte = 'b0;

end

endgenerate

この問題は 14.1 で修正される予定です。
AR# 46676
日付 10/16/2012
ステータス アクティブ
種類 既知の問題
デバイス
ツール
IP