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AR# 47266

Zynq-7000 サンプル デザイン - マスター AXI GP を使用して AXI スレーブにアクセスする際の CPU レイテンシ

説明

このサンプル デザインでは、M_AXI_GP0 に接続されているブロック RAM に 4K を割り当て、ChipScope ツールで監視します。ソフトウェアではこのメモリが「shareable device (共有可能デバイス)」または「strongly-ordered (順番が厳しく決められている)」として処理され、AXI ポート上の SEV 命令と最初の BVALID 信号の間隔が ChipScope でレイテンシとして計測されます。

注記: サンプル デザインはアンサーに添付されており、またアンサーの本文には Zynq-7000 で特定の機能をテストするための技術情報が記載されています。コードの抜粋、スナップショット、図、またはザイリンクス ツールの特定バージョンでインプリメントされたデザインなどが含まれています。

これらのヒントを今後のザイリンクス ツール リリースにアップデートして、サンプル デザインを必要に応じて修正することも可能です。これらのサンプル デザインに対するサポートには制限があります。

インプリメンテーションの詳細
デザイン タイプPS および PL
ソフトウェア タイプスタンドアロン
CPUシングル CPU @ 720MHz
PS 機能MMU
PL コアBRAM、CHIPSCOPE
ボード/ツールZC702
ザイリンクス ツール バージョンEDK 14.1
その他の詳細FCLK @ 150MHz
アドレス マップ
ベース アドレスサイズバス インターフェイス
BRAM0x412000004KS_AXI
提供されているファイル
zc702_bram_archive.zip
アーカイブされた XPS プロジェクト.
code_latency.cコードの抜粋
ブロック図

 

ソリューション

詳細手順

  1. アーカイブされたデザインを XPS にインポートし、SDK にエクスポートします。
  2. SDK で Hello World サンプルを作成します。
  3. Hello World サンプルに C コードの抜粋を含めます。
  4. XPS で生成されたビットストリームを使用して PL をプログラムします。
  5. EVENTO 信号でトリガーされるよう ChipScope を設定します。
  6. アプリケーションを実行します。
  7. AXI マスター インターフェイスで EVENTO の立ち上がりエッジと BVALID 信号間の時間としてレイテンシを計測します。


結果

Strongly-ordered または Shareable デバイスでレイテンシは変化しません。

キャッシュ (L1 および L2) をイネーブルにすると、レイテンシに影響します。  

 

 

 

レイテンシ

種類

キャッシュ

FCLK サイクル

CPU サイクル

時間 (nS)

Strongly-ordered

ディスエーブル

11

53

74

Strongly-ordered

イネーブル

6

29

40

Shareable device

ディスエーブル

11

53

74

Shareable device

イネーブル

6

29

40

添付ファイル

関連添付ファイル

タイトル サイズ ファイルタイプ
zc702_bram_archive.zip 2 MB ZIP
code_latency.c 1 KB C

アンサー レコード リファレンス

マスター アンサー レコード

Answer Number アンサータイトル 問題の発生したバージョン 修正バージョン
51779 Zynq-7000 AP SoC - サンプル デザインおよびテクニカル ヒント N/A N/A
AR# 47266
日付 11/08/2017
ステータス アクティブ
種類 一般
デバイス
  • Zynq-7000
ツール
  • EDK - 14.1
Boards & Kits
  • Zynq-7000 SoC ZC702 Evaluation Kit
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