このサンプル デザインでは、M_AXI_GP0 に接続されているブロック RAM に 4K を割り当て、ChipScope ツールで監視します。ソフトウェアではこのメモリが「shareable device (共有可能デバイス)」または「strongly-ordered (順番が厳しく決められている)」として処理され、AXI ポート上の SEV 命令と最初の BVALID 信号の間隔が ChipScope でレイテンシとして計測されます。
注記: サンプル デザインはアンサーに添付されており、またアンサーの本文には Zynq-7000 で特定の機能をテストするための技術情報が記載されています。コードの抜粋、スナップショット、図、またはザイリンクス ツールの特定バージョンでインプリメントされたデザインなどが含まれています。
これらのヒントを今後のザイリンクス ツール リリースにアップデートして、サンプル デザインを必要に応じて修正することも可能です。これらのサンプル デザインに対するサポートには制限があります。
インプリメンテーションの詳細 | |||
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デザイン タイプ | PS および PL | ||
ソフトウェア タイプ | スタンドアロン | ||
CPU | シングル CPU @ 720 MHz | ||
PS 機能 | MMU | ||
PL コア | BRAM、CHIPSCOPE | ||
ボード/ツール | ZC702 | ||
ザイリンクス ツール バージョン | EDK 14.1 | ||
その他の詳細 | FCLK @ 150MHz | ||
アドレス マップ | |||
ベース アドレス | サイズ | バス インターフェイス | |
BRAM | 0x41200000 | 4K | S_AXI |
提供されているファイル | |||
zc702_bram_archive.zip | アーカイブされた XPS プロジェクト. | ||
code_latency.c | コードの抜粋 | ||
ブロック図 | |||
詳細手順
結果
Strongly-ordered または Shareable デバイスでレイテンシは変化しません。
キャッシュ (L1 および L2) をイネーブルにすると、レイテンシに影響します。
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| レイテンシ | ||
種類 | キャッシュ | FCLK サイクル | CPU サイクル | |
Strongly-ordered | ディスエーブル | 11 | 53 | 74 |
Strongly-ordered | イネーブル | 6 | 29 | 40 |
Shareable device | ディスエーブル | 11 | 53 | 74 |
Shareable device | イネーブル | 6 | 29 | 40 |
タイトル | サイズ | ファイルタイプ |
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zc702_bram_archive.zip | 2 MB | ZIP |
code_latency.c | 1 KB | C |
Answer Number | アンサータイトル | 問題の発生したバージョン | 修正バージョン |
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51779 | Zynq-7000 SoC - サンプル デザインおよびテクニカル ヒント | N/A | N/A |
AR# 47266 | |
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日付 | 05/18/2018 |
ステータス | アクティブ |
種類 | 一般 |
デバイス | |
ツール | |
Boards & Kits |