説明

このサンプル デザインでは、M_AXI_GP0 に接続されているブロック RAM に 4K を割り当て、ChipScope ツールで監視します。ソフトウェアではこのメモリが「shareable device (共有可能デバイス)」または「strongly-ordered (順番が厳しく決められている)」として処理され、AXI ポート上の SEV 命令と最初の BVALID 信号の間隔が ChipScope でレイテンシとして計測されます。

注記: サンプル デザインはアンサーに添付されており、またアンサーの本文には Zynq-7000 で特定の機能をテストするための技術情報が記載されています。コードの抜粋、スナップショット、図、またはザイリンクス ツールの特定バージョンでインプリメントされたデザインなどが含まれています。

これらのヒントを今後のザイリンクス ツール リリースにアップデートして、サンプル デザインを必要に応じて修正することも可能です。これらのサンプル デザインに対するサポートには制限があります。

インプリメンテーションの詳細
デザイン タイプ	PS および PL
ソフトウェア タイプ	スタンドアロン
CPU	シングル CPU @ 720 MHz
PS 機能	MMU
PL コア	BRAM、CHIPSCOPE
ボード/ツール	ZC702
ザイリンクス ツール バージョン	EDK 14.1
その他の詳細	FCLK @ 150MHz
アドレス マップ
	ベース アドレス	サイズ	バス インターフェイス
BRAM	0x41200000	4K	S_AXI
提供されているファイル
zc702_bram_archive.zip	アーカイブされた XPS プロジェクト.
code_latency.c	コードの抜粋
ブロック図

ソリューション

詳細手順

1. アーカイブされたデザインを XPS にインポートし、SDK にエクスポートします。
2. SDK で Hello World サンプルを作成します。
3. Hello World サンプルに C コードの抜粋を含めます。
4. XPS で生成されたビットストリームを使用して PL をプログラムします。
5. EVENTO 信号でトリガーされるよう ChipScope を設定します。
6. アプリケーションを実行します。
7. AXI マスター インターフェイスで EVENTO の立ち上がりエッジと BVALID 信号間の時間としてレイテンシを計測します。

結果

Strongly-ordered または Shareable デバイスでレイテンシは変化しません。

キャッシュ (L1 および L2) をイネーブルにすると、レイテンシに影響します。

添付ファイル

関連添付ファイル

アンサー レコード リファレンス

マスター アンサー レコード