AR# 47316

7 シリーズ Integrated Block for PCI Express v1.3 - OOB クロック モードを有効にする

説明

問題の発生したバージョン : v1.3
修正バージョンおよびその他の既知の問題 : (ザイリンクス アンサー 40469) を参照

Integrated Block のラッパーでは、OOB クロッキング モードを有効にすることを推奨します。これにより、入力基準クロックの代わりに、MGT 内にある OOB 回路にクロックを供給するのに使用される CLKSRSVD0 入力ピンで 62.5MHz のクロック入力がイネーブルになります。このクロックは低周波数クロックである必要があります。

使用されている基準クロック周波数が 250MHz の場合、これが必要です。そうでないと、ブロックに対し MGT から不正に電気的アイドル信号が送信され、リンクが不安定になります。ザイリンクスではすべての周波数に対しこのモードを有効にすることを推奨しており、v1.5 からこれがデフォルトとなります。

ソリューション

この問題を回避するには、次の手順に従います。これは、GES 用に生成されたコアにのみ適用されます。

Verilog モード

1. example_design ディレクトリにある xilinx_pcie_2_1_ep_7x.v ファイルに次のワイヤーを追加します。この接続がないため、このファイルにインスタンシエートされている外部クロックキング モジュールから基本ラッパー ファイルにクロックが接続されません。

wire PIPE_OOBCLK_IN;

2. 生成されたコアのsource ディレクトリで、< generated core name >_gt_top.v を変更し、PCIE_OOBCLK_MODE パラメーターを有効にします。pipe_wrapper_i module モジュールのインスタンシエーションを検索し (行 336 あたり)、PCIE_OOBCLK_MODE パラメーターを 1 に変更します。

VHDL モード

生成されたコアのラッパーが VHDL の場合、接続は既に最上位ファイルにあります。< generated core name >_gt_top.vhd ファイルで変更が必要なだけです。このファイルで pipe_wrapper_i ファイルのインスタンシエーションを検索し (行 602 あたり)、PCIE_OOBCLK_MODE ジェネリックを 0 から 1 に変更します。

重要な注記

v1.4 または v1.3 で PCIE_OOBCLK_MODE を有効にした場合、シミュレーション中にコアはリンク トレーニングされません。これはシミュレーションでのみの問題で、ハードウェアでは発生しません。シミュレーションに関しては、パラメーターを 0 に戻し、基準クロックの速度に関係なく、余分な OOB クロックを使用していなければシミュレーション中に問題は発生しません。

注記 : 「問題の発生したバージョン」は、問題が最初に発生したバージョンを示します。問題はそれ以前のバージョンでも発生していた可能性がありますが、以前のバージョンではそれを検証するテストは実行されていません。

改訂履歴
2012/05/01 - 初版
2012/05/11 - これが GES のみであるという情報を追加

アンサー レコード リファレンス

マスター アンサー レコード

Answer Number アンサータイトル 問題の発生したバージョン 修正バージョン
40469 7 Series Integrated Block for PCI Express - Vivado 2012.4 および ISE 14.7 までのすべてのバージョンに対するリリース ノートおよび既知の問題 N/A N/A
AR# 47316
日付 08/28/2013
ステータス アクティブ
種類 リリース ノート
IP