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AR# 47385

MIG 7 シリーズ RLDRAMII - [Debug Signals] がオンになっているとタイミング違反が発生することがある

説明

問題の発生したバージョン : v1.5
修正バージョンおよびその他の既知の問題 : (ザイリンクス アンサー 45195) を参照

MIG 7 Series RLDRAMII デザインを [Debug Signals] をオンにしてインプリメントすると、タイミング違反が発生することがあります。

ソリューション

タイミング エラーの例

 

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109037 paths analyzed, 22057 endpoints analyzed, 74 failing endpoints
74 timing errors detected. (74 setup errors, 0 hold errors, 0 component switching limit errors)
Minimum period is 4.749ns.
--------------------------------------------------------------------------------
Slack (setup path): -0.305ns (requirement - (data path - clock path skew + uncertainty))
Source: u_mig_7series_v1_4/u_rld_memc_ui_top_std/gen_ui_fifos.u_rld_ui_top/u_usr_wr/gen_wdf0[0].u_wdf_data0/FIFO36E1 (RAM)
Destination: u_traffic_gen_top/u_memc_traffic_gen/memc_control/addr_r_19 (FF)
Requirement: 4.444ns
Data Path Delay: 4.307ns (Levels of Logic = 4)
Clock Path Skew: -0.374ns (1.256 - 1.630)
Source Clock: clk rising at 0.000ns
Destination Clock: clk rising at 4.444ns
Clock Uncertainty: 0.068ns



これらのタイミング エラーは、[Debug Signals] がオンになっている場合にのみ発生します。

この問題を一時的に回避するには、[Debug Signals] をオフにしてインプリメンテーションを再実行します。
AR# 47385
日付 08/26/2014
ステータス アクティブ
種類 既知の問題
デバイス
  • Artix-7
  • Kintex-7
  • Virtex-7
  • Virtex-7 HT
IP
  • MIG 7 Series
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