問題の発生したバージョン : v1.1
修正バージョンおよび既知の問題 : (ザイリンクス アンサー 47441) を参照
Virtex-7 FPGA Gen3 Integrated Block for PCI Express v1.1 コアで提供されているデフォルト サンプル デザインではアドレス アライン モードがサポートされていません。
アライメント モードは CORE Generator インターフェイス内で設定できます。アドレス アライン モードは PIO サンプル デザインではサポートされていません。これは既知の問題であり、今後のコアのリリースで修正される予定です。
注記 : 「問題の発生したバージョン」は、問題が最初に発見されたバージョンを指します。問題はそれより以前のバージョンでも発生していた可能性がありますが、以前のバージョンではそれを検証するテストは実行されていません。
改訂履歴
2012/05/08 - 初版
| Answer Number | アンサータイトル | 問題の発生したバージョン | 修正バージョン |
|---|---|---|---|
| 47441 | Virtex-7 FPGA Gen3 Integrated Block for PCI Express - Vivado 2012.4 および ISE 14.7 までのすべてのバージョンのリリース ノートおよび既知の問題 | N/A | N/A |
| AR# 47610 | |
|---|---|
| 日付 | 03/28/2013 |
| ステータス | アクティブ |
| 種類 | 既知の問題 |
| IP | |