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AR# 47610

Virtex-7 FPGA Gen3 Integrated Block for PCI Express v1.1 (ISE 14.1 / Vivado 2012.1) - デフォルト サンプル デザインでのアドレス アライン モードのサポート

説明

問題の発生したバージョン : v1.1
修正バージョンおよび既知の問題 : (ザイリンクス アンサー 47441) を参照

Virtex-7 FPGA Gen3 Integrated Block for PCI Express v1.1 コアで提供されているデフォルト サンプル デザインではアドレス アライン モードがサポートされていません。

ソリューション

アライメント モードは CORE Generator インターフェイス内で設定できます。アドレス アライン モードは PIO サンプル デザインではサポートされていません。これは既知の問題であり、今後のコアのリリースで修正される予定です。

注記 : 「問題の発生したバージョン」は、問題が最初に発見されたバージョンを指します。問題はそれより以前のバージョンでも発生していた可能性がありますが、以前のバージョンではそれを検証するテストは実行されていません。

改訂履歴
2012/05/08 - 初版

アンサー レコード リファレンス

マスター アンサー レコード

AR# 47610
日付 03/28/2013
ステータス アクティブ
種類 既知の問題
IP
  • Virtex-7 FPGA Gen3 Integrated Block for PCI Express (PCIe)
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