AR# 50301

MIG 7 シリーズ DDR3/DDR2 - mc_odt[1:0] の使用方法

説明

PHY インターフェイスへの 7 シリーズ MIG コントローラーには 2 ビットの mc_odt バスが含まれています。メモリへの ODT ピンを制御するために、この 2 ビット バスをどのように使用すればよいでしょうか。

ソリューション

PHY インターフェイスへのコントローラーには、ランクごとに ODT 信号が 1 つ含まれています (mc_odt[1:0])。書き込みと 1 つの追加低速/デバイス クロック サイクル (bufg クロック ドメイン) に対し、we_n がアサートされている間、コントローラーはアクセスされているランクに応じて該当する mc_odt 信号をアサートします。このため、アドレス/制御 OUT_FIFO をロードしているときの 1 書き込みコマンドに対し、mc_odt[x] は 2 つの PHY 制御ワード (2 低速/デバイス クロック サイクル) に対しアサートされます。これは、提供されている MIG 7 シリーズのサンプル デザインのシミュレーションで見られることがあります。書き込みコマンドがどの PHY 制御ワード スロットに割り当てられているかにより、ODT が書き込みコマンドよりも 1 サイクル早くアサートされることがありますが、これは許容範囲内です。

ODT on および ODT off (内部 RTT 終端) は DDR3 SDRAM 仕様で CWL-2 と定義されているので、コントローラーの観点からは CWL は関与しません。つまり、ザイリンクス MIG 7 シリーズ コントローラーおよびカスタム コントローラーでは、CWL に関して ODT のタイミングを考慮する必要がありません。4:1 モードの余分なデバイス クロック サイクルは CWL-2 に対するもので、書き込みデータが DQ バスをクリアにすることができる時間の余裕があります。
AR# 50301
日付 11/28/2012
ステータス アクティブ
種類 一般
デバイス 詳細 概略
IP