AR# 50698

MIG 7 Series DDR3/DDR2 - ロジックが正しく配置されないために、一部のコンフィギュレーションでタイミングが満たされない

説明

問題のあったバージョン : v1.5
修正されたバージョンおよびその他の既知の問題 : (ザイリンクス アンサー 45195) 参照

一部の MIG 7 シリーズ DDR3/DDR2 コンフィギュレーションでは、ロジックの一部が正しいクロック領域に配置されないために、

いつくかのハード ブロック (OUT_FIFO など) へのネット遅延が過剰になってしまいます。

ソリューション

これは配置アルゴリズムの問題であり、MIG デザインの問題ではありません。

この問題は、手動で AREA_GROUP 制約を設定してロジックを同じクロック領域に含めるか、または次の環境変数を設定すると回避できます。

PL_DLYPENALTY=1500
 

環境変数の設定方法については、(ザイリンクス アンサー 11630) を参照してください。

AR# 50698
日付 08/13/2014
ステータス アクティブ
種類 既知の問題
デバイス
IP