AR# 50942

説明

• 新機能
• サポートされるデバイス
• 修正された問題
• 一般情報
• 既知の問題

インストール手順、CORE Generator の一般的な既知の問題、デザイン ツール要件については、『IP リリース ノート ガイド』を参照してください。
http://japan.xilinx.com/support/documentation/ip_documentation/xtp025.pdf

ソリューション

• Vivado 2012.2 ソフトウェアをサポート

• Virtex-7、Virtex-7 HT/XT および Kintex-7 FPGA

• 最大遅延制約のスラック違反を避けるため XDC タイミング アサートをアップデートする必要があります。XDC ファイルはアップデートされています。
• • CR 655763
• SPI-4.2 IP サンプル デザインでインプリメンテーションを実行すると、「IO Clock Placer failed」および「ERROR: [Place-497] Placer」というエラー メッセージが表示されます。この問題は修正されています。
• • CR 654538

• バージョン 2012.2 の Vivado シミュレーターを使用する場合、IP でビヘイビア シミュレーションがサポートされません。 この問題を回避するには、(ザイリンクス アンサー 50908) に説明する構造シミュレーション フローを使用してください。

アンサー レコード リファレンス

関連アンサー レコード