AR# 51041

説明

プロジェクトで IP コアのソース ファイルを生成しましたが、[Target language] で指定した言語では HDL が生成されません。

IP カタログで IP を選択するとき、どの言語で IP コアを生成するかを指定するにはどうしたらよいでしょうか。

たとえば、プロジェクト設定の [Target language] で Verilog を指定し、PCIe または Clocking Wizard コアを作成すると、ファイルはすべて Verilog ですが、Block Memory Generator を使用して FIFO またはブロック RAM を作成すると、ファイルはすべて VHDL になります。

これは正しい動作ですか。IP コアの出力 HDL の言語は変更できますか。

ソリューション

CORE Generator ツールでのコア生成と Vivado IP カタログでのコア生成とでは、コア用に出力されるファイルが異なっており、これが主な違いの 1 つです。

• CORE Generator ツールで IP コアを生成すると、ソース ファイルはパラメーター設定され、すぐに合成されて、ネットリスト (CORE Generator ツールのバージョンに応じて EDIF または NGC) として出力されます。
• Vivado IP カタログで IP コアを生成すると、パラメーター設定されたソース ファイルが出力され、合成 run の一部として後に合成されます。
• Vivado 2013.2 以降では、Out-Of-Context (OOC) デザイン チェックポイント (DCP) が IP に対して生成されることもあります。これは CORE Generator の EDIF/NGC ファイルと同様、ソース ファイルの合成出力のことです。

LogiCORE IP のほとんどでは、1 言語 (つまり VHDL または Verilog) で合成可能な IP コア ソースが提供されます 。IP コアの中には、VHDL または Verilog のいずれかの言語で合成可能なソースを出力するものもあります (ほとんどの IP ウィザードでは、ザイリンクス デバイス プリミティブに加えて HDL ラッパーが提供される)。

[Target language] は、次を設定するために使用されます。

• 両方の言語が使用できる場合は、希望の言語で IP コアの合成可能なソース ファイルを出力。1 言語しか使用できない場合は、[Target language] の設定を無視し、使用可能な HDL 言語でソースを出力。
• 希望の言語でインスタンシエーション テンプレートを出力。

注記 : New Project ウィザードを使用して新しいプロジェクトを作成する場合、[Add Sources] ページで [Target language] (および [Simulation language]) の値を変更できます。これらの設定は記憶されるので、次回プロジェクトを作成する際にも前回と同じ値が表示されるようになります。

ただし、プロジェクトを作成した後に [Project Settings] ページを使用してこれらの値を変更した場合、変更内容はプロジェクトの次回作成時まで保存されません。つまり、[Add Sources] ページでは、そこで設定したプロパティ値を記憶することはできても、 [Project Settings] ページから設定されたプロパティ値は記憶できません。