AR# 51276

MIG 7 Series デザインをシミュレートすると「Warning-[TFIPC] Too few instance port connections」という警告メッセージが表示される

説明

MIG DDR3 デザインに対し CORE Generator で生成したサンプル デザインを VCS を使用してシミュレートすると、次のような警告メッセージが表示されます。

Warning-[TFIPC] Too few instance port connections
  The following instance has fewer port connections than the module definition
  "../../user_design/rtl/phy/ddr_byte_group_io.v", 204: ISERDESE2
  #(.DATA_RATE(ISERDES_DQ_DATA_RATE), .DATA_WIDTH(ISERDES_DQ_DATA_WIDTH),
  .DYN_CLKDIV_INV_EN(ISERD ...

このエラー メッセージは無視しても問題ありませんか。

ソリューション

次は、Unisims ディレクトリにある ISERDES2 モジュールです。
 
(line 78)
      output O;
      output Q1;
      output Q2;
      output Q3;
      output Q4;
      output Q5;
      output Q6;
      output Q7;
      output Q8;
      output SHIFTOUT1;
      output SHIFTOUT2;
 
      input BITSLIP;
      input CE1;
      input CE2;
      input CLK;
      input CLKB;
      input CLKDIV;
      input CLKDIVP;
      input D;
      input DDLY;
      input DYNCLKDIVSEL;
      input DYNCLKSEL;
      input OCLK;
      input OCLKB;
      input OFB;
      input RST;
      input SHIFTIN1;
      input SHIFTIN2;
 
次は ddr_byte_group_io.v ファイルの 204 行目からです。
 
             .O                          (),
             .Q1                         (iserdes_dout[4*i + 3]),
             .Q2                         (iserdes_dout[4*i + 2]),
             .Q3                         (iserdes_dout[4*i + 1]),
             .Q4                         (iserdes_dout[4*i + 0]),
             .Q5                         (),
             .Q6                         (),
             .SHIFTOUT1                  (),
             .SHIFTOUT2                  (),
 
             .BITSLIP                    (1'b0),
             .CE1                        (1'b1),
             .CE2                        (1'b1),
             .CLK                        (iserdes_clk_d),
             .CLKB                       (!iserdes_clk_d),
             .CLKDIVP                    (iserdes_clkdiv),
             .CLKDIV                     (),
             .DDLY                       (data_in_dly[i]),
             .D                          (data_in[i]),
                                         // dedicated Route to iob for debugging
                                         // or as needed, select with IOBDELAY
             .DYNCLKDIVSEL               (1'b0),
             .DYNCLKSEL                  (1'b0),
 
この定義では、Q7、Q8、OCLK、OCLKB、OFB およびリセットがモジュールで定義されていません。このため次の警告メッセージが表示されます。
 
 Warning-[TFIPC] Too few instance port connections
      The following instance has fewer port connections than the module definition
      "../../user_design/rtl/phy/ddr_byte_group_io.v", 204: ISERDESE2
      #(.DATA_RATE(ISERDES_DQ_DATA_RATE),
 .DATA_WIDTH(ISERDES_DQ_DATA_WIDTH),
      .DYN_CLKDIV_INV_EN(ISERD ...
 
ザイリンクス FPGA デバイスは、さまざまモードで動作するコンポーネントを提供しています。

モードにより、機能を達成するため、すべてのポート、または一部のポートが使用されます。

特定のパーツ用の HDL ライブラリ ガイドには、ボード別にどの値がポートに割り当てられるかが定義されています。

場合によっては、ポートをオープンのままにしておいたり、未接続のままにしておくことがあります。

このケースでは、値は未接続であるため、この警告を無視しても問題はありません。
 
AR# 51276
日付 12/10/2014
ステータス アクティブ
種類 一般
デバイス
IP