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AR# 51317

MIG 7 Series DDR2/DDR3 - ピン配置およびバンク要件が満たされているかどうかの確認

説明

ザイリンクスでは、正しい MIG 7 Seires デザインを作成するための詳細なピン配置およびバンク要件を提供しています。 

新規メモリ インターフェイス デザインを設計する場合や既存の MIG 7 Series デザインでハードウェアで発生した問題をデバッグする場合は、7 シリーズ DDR2/DDR3 デザインのピン配置およびバンク要件に従う必要があります。 

これらのガイドラインは、『7 Series FPGAs メモリ インターフェイス ソリューション ユーザー ガイド』 (UG586) http://japan.xilinx.com/support/documentation/ipinterconnect_mig-7series.htm を参照してください。

MIG 7 Series 出力デザインが変更されない場合は、これらの要件に従っています。 

ただし、UCF ファイルを変更した場合、その変更がデザイン要件を満たしているかどうか確認する必要があります。

注記 : このアンサーはザイリンクス MIG ソリューション センター (ザイリンクス アンサー 34243) の一部です。

ザイリンクス MIG ソリューション センターは、MIG に関する質問を解決するのに役立つ情報を掲載しています。

MIG でデザインを新しく作成する場合、または問題をトラブルシュートする場合は、このザイリンクス MIG ソリューション センターから情報を入手してください。.

ソリューション

MIG 7 Series の GUI には、メモリ インターフェイスのピン配置を作成し、生成されたピン配置の変更を検証するフローが複数あります。

7 シリーズ FPGA のバンクは、4 つの T* バイト グループで構成されています。

各バイト グループにはそれぞれ 12 の I/O が含まれます。

通常の MIG 7 Series デザイン作成フロー ([New Design]) では、どのデータまたはアドレス/制御/コマンド グループをどの FPGA バンク バイト グループに割り当てるかを選択できます。 

[Fixed Pin Out] デザイン生成フローでは、各ピンを手動で選択するか、または UCF をアップロードできます。 

選択されたピンはツールにより検証され、警告/エラーがある場合はレポートされます。エラーがない場合は、MIG 7 Series デザインが生成されます。

生成された MIG 7 Series UCF に変更を加えた場合、[Verify Pin Changes and Update Design] フローを使用して変更した UCF をアップロードし、適切な UCF および RTL パラメーター設定でデザインを生成できます。

MIG 7 Series ツールを検証に使用せずにピン配置を変更または作成した場合、デザインを配線できなかったり、ハードウェアで問題が発生することがあります。

その他の情報/よくある質問 :
(ザイリンクス アンサー 41752) MIG 7 Series DDR3/DDR2 - x16 インターフェイスが単一バンクにフィットできるか
(ザイリンクス アンサー 41706) MIG 7 Series - FPGA バンクをメモリ インターフェイス間で共有できるか
(ザイリンクス アンサー 46082) MIG 7 Series DDR3 - Dynamic ODT の特殊な使用例を有効にして FPGA で ODT ピンが必要なくなるようにする方法
(ザイリンクス アンサー 40603) MIG 7 Series FPGAs DDR3/DDR2 - クロック ガイドライン
(ザイリンクス アンサー 42036) MIG 7 Series - 内部/外部 VREF ガイドライン

アンサー レコード リファレンス

マスター アンサー レコード

サブアンサー レコード

関連アンサー レコード

Answer Number アンサータイトル 問題の発生したバージョン 修正バージョン
34386 MIG 7 Series および Virtex-6 DDR2/DDR3 - UCF 検証とデザインおよび UCF のアップデート機能 N/A N/A
AR# 51317
日付 08/13/2014
ステータス アクティブ
種類 ソリューション センター
デバイス
  • Artix-7
  • Kintex-7
  • Virtex-7
  • Zynq-7000
IP
  • MIG 7 Series