1. GTH トランシーバー属性アップデート
次の表に、GTH シリコンで信頼性のある動作を得るのに必要な属性アップデートを示します。
ISE 14.4/Vivado 2012.4 を使用している場合は、7 Series FPGAs Transceivers Wizard の v2.4 を使用してエンジニアリング サンプル (GES) の GTH 設定を次のとおりに生成する必要があります。RXCDR_CFG、BIAS_CFG、QPLL_CFG、QPLL_CLKOUT_CFG のような一部の属性は、これまでどおりラッパーで手動で設定する必要があります。
ISE 14.5/Vivado 2013.1 の v2.5 のウィザードでは、RX_DFE_KL_CFG、QPLL_CFG、QPLL_CLKOUT_CFG、および QPLL_LOCK_CFG 以外のすべての属性が生成され、(ザイリンクス アンサー 53779) に示されているアップデートされた RX リセット シーケンスおよび (ザイリンクス アンサー 55009) に示されている TX 同期コントローラーの変更が含まれています。
ISE 14.6/Vivado 2013.2 の v2.6 のウィザードでは、QPLL_CFG、QPLL_CLKOUT_CFG、および QPLL_LOCK_CFG 以外のすべての属性が生成されます。
ウィザードの各種バージョンでサポートされるシリコン リビジョンについては、(ザイリンクス アンサー 46048) を参照してください。
GTH 属性
| 属性 |
値 | |||
| DFE | LPM | |||
| RX_CM_TRIM | 4'b1010(1) | |||
| BIAS_CFG | 64'h0000040000001050 | |||
| ES_EYE_SCAN_EN | TRUE | |||
| ES_HORZ_OFFSET | 12'h000 | |||
| ADAPT_CFG0 | 20'h00C10 | |||
| PMA_RSV2 | 32'h1C00000A | |||
| PMA_RSV4 | 15'h0008 | |||
| RX_BIAS_CFG | 24'h0C0010 | |||
| RX_DFE_AGC_CFG1 | 3'h4 | |||
| RX_DFE_GAIN_CFG | 23'h0020C0 | |||
| RX_DFE_H2_CFG | 12'h000 | |||
| RX_DFE_H3_CFG | 12'h040 | |||
| RX_DFE_H4_CFG | 11'h0E0 | |||
| RX_DFE_H5_CFG | 11'h0E0 | |||
| RX_DFE_H6_CFG | 11'h020 | |||
| RX_DFE_H7_CFG | 11'h020 | |||
| RX_DFE_KL_CFG | 33'h041000310 | |||
| RX_DFE_KL_LPM_KH_CFG0 | 2'h1 | |||
| RX_DFE_KL_LPM_KL_CFG0 | 2'h2 | 2'h1 | ||
| RX_DFE_KL_LPM_KL_CFG2 | 4'h2 | |||
| RX_DFE_LPM_CFG | 16'h0080 | |||
| RX_DFE_ST_CFG | 54'h00_E100_000C_003F | |||
| RX_DFE_UT_CFG | 17'h03800 | |||
| RX_DFE_VP_CFG | 17'h3AA3 | |||
| RX_OS_CFG | 13'h0080 | |||
| RXLPM_HF_CFG | 14'h0200 | |||
| RXLPM_LF_CFG | 18'h09000 | |||
| PMA_RSV | 32'h00000080 | |||
| CFOK_CFG | 42'h248_0004_0E80(2) | |||
| CFOK_CFG2 | 6'b100000 | |||
| CFOK_CFG3 | 6'b100000 | |||
| RXOSCALRESET_TIMEOUT | 5'b00000 | |||
| CPLL_CFG | 24'h00BC07DC | |||
| RXCDR_LOCK_CFG (3) | 6'b010101 | |||
| PCS_RSVD_ATTR[8] | 1'b0(4) |
| RXCDR_CFG(5) | フル レート : RXOUT_DIV=1 | ハーフ レート : RXOUT_DIV=2 (1.6 ～ 6.55Gb/s) | 1/4 レート : RXOUT_DIV=4 (0.8 ～ 3.275Gb/s) | 1/8 レート : RXOUT_DIV=8 (0.5 ～ 1.6375Gb/s) |
| プリスクランブル パターンのあるスクランブルおよび 8B/10B | LPM/DFE モード : CDR 設定 < +/- 200ppm 83'h0_0020_07FE_2000_C208_001A (> 6.6Gb/s) 83'h0_0020_07FE_2000_C208_0018 (<= 6.6Gb/s) CDR 設定 < +/- 700ppm CDR 設定 < +/- 1250ppm |
LPM/DFE モード : CDR 設定 < +/- 200ppm 83'h0_0020_07FE_1000_C220_0018 |
LPM/DFE モード : CDR 設定 < +/- 200ppm CDR 設定 < +/- 700ppm、+/- 1250ppm |
LPM/DFE モード : CDR 設定 < +/- 200ppm CDR 設定 < +/- 700ppm、+/- 1250ppm |
| プリスクランブル パターンのない 8B/10B | LPM モード、<= 6.6Gb/s : CDR 設定 < +/- 200ppm 83'h0_0020_07FE_2000_C208_0018 |
LPM モード : CDR 設定 < +/- 200ppm 83'h0_0020_07FE_1000_C208_0018 |
LPM モード : CDR 設定 < +/- 200ppm CDR 設定 < +/- 700ppm、+/- 1250ppm |
LPM モード : CDR 設定 < +/- 200ppm CDR 設定 < +/- 700ppm、+/- 1250ppm |
| SSC 設定を使用した SATA REFCLK PPM(6) | 83'h0_0010_07FE_1000_C848_8018 | 83'h0_0008_07FE_0800_C8A0_8118 | 83'h0_0004_07FE_0800_C8A0_8118 | |
| PCIe Gen3 | CDR 設定 < +/- 200ppm 83'h2_0020_0FFE_2000_C208_001A |
| 属性 | VCO レート = 6.6Gb/s ～ 13.1Gb/s (QPLL/CPLL) | VCO レート = 1.6Gb/s ～ 6.6Gb/s (CPLL) |
| RXPI_CFG1 | 2'b11 | 2'b0 |
| RXPI_CFG2 | 2'b11 | 2'b0 |
| RXPI_CFG3 | 2'b11 | 2'b11 |
| RXPI_CFG4 | 1'b0 | 1'b1 |
| RXPI_CFG5 | 1'b0 | 1'b1 |
| RXPI_CFG6 | 3'b100 | 3'b001 |
| 属性 | QPLL 周波数 >= 8GHz および <= 11.85GHz | QPLL 周波数 > 11.85 および <= 13.1GHz |
| QPLL_CFG | 27'h04801C7 | 27'h0480187 |
| QPLL_LOCK_CFG | 16'h01E8(7) | 16'h01E8 |
| QPLL_CLKOUT_CFG | 4'b1111 | 4'b1111 |
注記 :
GTH ポート
| ポート | 値 | |||
| ISE 13.4 デフォルト | ISE 14.1 | DFE | LPM | |
| RXDFEAGCHOLD | 1'b0 | 1'b0 | 1'b0(1) | |
| RXDFEAGCTRL | 5'h00 | 5'h10 | ||
| RXDFELFHOLD | 1'b0 |
1'b0 | 1'b0(1) | |
| RXLPMHFHOLD | 1'b0 | 1'b0 | 1'b0(2) | |
| RXLPMLFHOLD | 1'b0 | 1'b0 | 1'b0(2) | |
| RXDFEAGCOVRDEN | 1'b1 | |||
| RXDFEXYDEN | 1'b0 | 1'b1 | ||
| RXOSINTCFG | 4'b0110 | |||
| RXOSINTEN | 1'b1 |
注記 :
1. DFE モードでは、AGC および KL 低周波数ループは適応モードに設定されます。
2. LPM モードでは、KH および KL ループは適応モードに設定されます。
2. 使用モード
2.1. GTHE2_COMMON/BIAS_CFG 使用モデルの変更
一般的な使用モード :
BIAS_CFG は GTHE2_COMMON モジュールの属性で、その値はチャネルを駆動する PLL によって変わります。正しい QPLL 設定は属性表にあります。ただし、正しい BIAS_CFG を伝搬させるには、次の使用モードに従う必要があります。そうでないと、BIAS_CFG がソフトウェア モデルで不正に 64'h0000000000000000 に設定されます。
7 Series GTH Transceiver Wizard v2.1 以前のバージョンで正しい BIAS_CFG 値を使用するには、次の手順に従います。
注記 : 上記のように BIAS_CFG を設定した後、GTHE2_COMMON ブロックが最適化されてしまわないように、次の最小限の接続が必要です。
1. GTHE2_COMMON ポート GTREFCLK0 を入力基準クロックに接続します。
2. GTHE2_COMMON ポート QPLLOUTCLK を GTHE2_CHANNEL ポート QPLLCLK に接続します (区画で使用されているチャネルすべて)。
3. GTHE2_COMMON ポート QPLLREFCLKSEL を 3'b001 にします。
Verilog の gtwizard_v2_1.v ファイルまたは VHDL の gtwizard_v2_1.vhd ファイルに、GTHE2_COMMON をインスタンシエートする必要があります。gtwizard_v2_1 はデフォルト名であり、v2.1 のウィザードの 1 ページ目で指定した名前に置き換えられます。GTHE2_COMMON インスタンシエーションは、ウィザードの QPLL を使用するサンプル デザインから取得できます。このアンサーに添付されている gt_wizard_v2_2.v および gt_wizard_v2_2.vhd ファイルに、2 つの GTXE2_COMMON がインスタンシエートされた例を示します。
ISE 14.2/Vivado 2012.2 ツール以降の 7 Series GTH Transceiver Wizard v2.2 以降のバージョンでは、GTHE2_COMMON モジュールは自動的にインスタンシエートされます。
クロック フォワード使用モード :
この使用モード要件は、次の条件に当てはまる既存デザイン、または一般的には Virtex-7 GTH トランシーバーを使用した新しいデザインに適用されます。この使用モードに従うと、正しい BIAS_CFG 設定が伝搬され、TX ジッター パフォーマンスが改善されます。
IBUFDS_GTE2 が配置されている基準クロック ソースの区画にある GTHE2_COMMON モジュールもインスタンシエートし、属性表に示されている BIAS_CFG 値をラッパーまたは UCF で使用する必要があります。7 Series FPGAs Transceivers Wizard v2.5 を使用する場合、この使用モードは自動的にはインプリメントされません。
2.2. 終端使用モード
異なる RX 終端使用モードについては、(ザイリンクス アンサー 50146) を参照してください。
2.3. ACJTAG 使用モード
ACJTAG 使用モードの詳細は、(ザイリンクス アンサー 52431) を参照してください。
2.4. バッファー バイパス モード
最新のバッファー バイパス属性については、(ザイリンクス アンサー 47492) を参照してください。
2.5. RX リセット シーケンス
RX リセット シーケンス要件については、(ザイリンクス アンサー 53779) を参照してください。このアップデート シーケンスはプロダクション シリコンには必要ですが、ES シリコンでも使用できます。7 Series FPGAs Transceivers Wizard v2.5 を使用する場合、このリセット シーケンスは自動的に含まれます。
2.6. TX 同期コントローラーの変更
バッファー バイパス モードの位相アライメント用の TX 同期コントローラーについては、(ザイリンクス アンサー 55009) を参照してください。これは、7 Series FPGAs Transceivers Wizard v2.5 で修正されています。
改訂履歴
2014/03/11 - 表の RX_DFE_GAIN_CFG の値を 23'h0000C0 から 23'h0020C0 に修正(ウィザードによる設定は元々正しい)
2014/01/20 - RXOSINTCFG および RXOSINTEN を属性表からポート表に移動
2013/09/10 - 属性表の RX_DFE_KL_LPM_KH_CFG0、RX_DFE_AGC_CFG1、および RX_DFE_GAIN_CFG の値を修正
2013/07/29 - 11.85 ～ 12GHz の周波数範囲の QPLL_CFG 値をアップデート(この範囲外の周波数には影響なし)
2013/04/12 - クロック フォワードを含めるために GTHE2_COMMON/BIAS_CFG 使用モードをアップデート、RX リセット シーケンスおよび TX 同期コントローラーのセクションを追加
2013/03/26 - RX_DFE_KL_CFG 設定をアップデート
2013/03/07 - LPM ポート設定を適応モードにアップデート、QPLL_CFG 設定をライン レートから QPLL 周波数に変更
2013/02/14 - PCIe Gen3 の RXCDR_CFG 設定を追加、DFE ポート設定を適応モードにアップデート
2013/01/10 - QPLL_CFG 設定をアップデート
2013/01/07 - BIAS_CFG、QPLL_CFG 設定をアップデート、QPLL_CLKOUT_CFG を表に追加
2012/12/12 - SATA SSC の RXCDR_CFG 設定を追加、OOB を使用していない場合の RXELECIDLEMODE/RXBUF_RESET_ON_EIDLE に関する記述を追加、エラッタに含まれるアイ スキャン関連の記述を削除
2012/10/25 - スクランブル/非スクランブルの 8B/10B および非 8B/10B パターンの RXCDR_CFG 設定を追加/アップデート
2012/10/16 - ACJTAG およびバッファー バイパス使用モードを追加、トランシーバー ウィザード v2.3 の属性設定に関する記述を追加
2012/10/11 - デザイン アドバイザリにアップグレード、タイトルに「エンジニアリング サンプル (GES) シリコン」を追加、このシリコン バージョンには該当しなくなった RXOUTCLK ポートのエラッタを削除
2012/09/28 - RXCDR_CFG 設定をアップデート
2012/09/06 - 初版
| タイトル | サイズ | ファイルタイプ |
|---|---|---|
| gtwizard_v2_2.v | 25 KB | V |
| gtwizard_v2_2.vhd | 33 KB | VHD |
| Answer Number | アンサータイトル | 問題の発生したバージョン | 修正バージョン |
|---|---|---|---|
| 42944 | Virtex-7 FPGA デザイン アドバイザリのマスター アンサー | N/A | N/A |
| 53747 | Virtex-7 FPGA Gen3 Integrated Block for PCI Express v1.4 - GTH での RXCDR_CFG 属性が間違っているためリンクが機能しない | N/A | N/A |
| AR# 51625 | |
|---|---|
| 日付 | 04/17/2014 |
| ステータス | アクティブ |
| 種類 | デザイン アドバイザリ |
| デバイス | |