AR# 52177

MIG Virtex-6 v3.92 DDR3 - VHDL サンプル デザインでタイミングが満たされないことがある

説明

問題の発生したバージョン : MIG Virtex-6 および Spartan-6 v3.92
修正バージョン : 未修正

MIG Virtex-6 v3.92 DDR3 の VHDL サンプル デザインで次の制約が満たされないことがあります。

 Timing constraint: TS_c1_u_infrastructure_clk_pll = PERIOD TIMEGRP 
 "c1_u_infrastructure_clk_pll"         TS_sys_clk_f0 / 0.5 HIGH 50%;
 For more information, see Period Analysis in the Timing Closure User Guide (UG612).

 64717 paths analyzed, 22311 endpoints analyzed, 112 failing endpoints
 112 timing errors detected. (112 setup errors, 0 hold errors, 0 component switching limit errors)
 Minimum period is   4.336ns.

ソリューション

この問題を回避するには、Verilog デザインを使用してください。この問題は、MIG Virtex-6 FPGA DDR3 VHDL デザインでのみ発生します。

改訂履歴
2012/10/16 - 初版

アンサー レコード リファレンス

マスター アンサー レコード

Answer Number アンサータイトル 問題の発生したバージョン 修正バージョン
50642 MIG Virtex-6 および Spartan-6 v3.92 - ISE Design Suite 14.3 でのリリース ノートおよび既知の問題 N/A N/A
AR# 52177
日付 08/29/2014
ステータス アクティブ
種類 既知の問題
デバイス
IP