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AR# 52261

Vivado 2012.3 での 7 Series GTZ Transceiver Wizard の既知の問題および回避策

説明

このアンサーは、Vivado 2012.3 で GTZ トランシーバーをターゲットにした 7 Series FPGAs Transceivers Wizard v2.3 の既知の問題について説明します。

ソリューション

ポートおよび属性の変更点:

  1. 8 進数のラッパー (gtwizard_v_3_octal0.v) のポート CFGDEBUGMODEB[2:0] は、Low に接続する必要があります (tied_to_ground_vec_i[2:0] ではなく tied_to_vcc_vec_i[2:0])。 2.
  2. 8 進数のラッパー (gtwizard_v2_octal0.v) のポート CFGFORCESEUERRB[1:0] は、High に接続する必要があります (tied_to_ground_vec_i[1:0] ではなく tied_to_vcc_vec_i[1:0])。 3.
  3. 8 進数のラッパー (gtwizard_v2_3_octal0.v) のポート CFGREADBACKB は、High に接続する必要があります (tied_to_ground_vec_i ではなく tied_to_vcc_vec_i)。
  4. RAW モード デザインの場合、gtwizard_v2_3_gt_frame_check.v の行 392 を次のように変更します。変更前     

if (rx_data_aligned != bram_data_r)

これを次のように変更します。

if (rx_data_aligned != bram_data_c)

  1. ウィザードで生成されたデザインを DRPCLK および CFGCLK を駆動するように変更する場合、DRPCLK0、CFGCLK および DRPCLK1 を駆動する BUFG はそれぞれ、BUFG_X0Y14、BUFG_X0Y15、BUFG_X0Y17 にロックする必要があります。
    たとえば、次の行を XDC ファイルに追加します。

set_property LOC BUFGCTRL_X0Y14 [get_cells -hier -filter {name =~*drpclk0_buf}]

  1. ビーチフロント (gtwizard_v2_3_beachfront.v) はポート B2M_RSVDIN を、15'h0000 ではなく 15'b111100000000000 に駆動する必要があります。
  2. 8 進数ラッパー ファイル (gtwizard_v2_3_octal0.v) の SBUS_CLK_DIV_NON_2N_RESET_VAL 属性は 12'h000 ではなく、12'hFFF へ駆動される必要があります。

CTLE チューニング:

上記の 2012.3 のウィザードで示されるとおり、ポートおよび属性の変更点に加え、CTLE をチューニングする必要があります。

CTLE チューニングについては、『7 シリーズ FPGA GTZ トランシーバー ユーザー ガイド』 (UG478 v2.0 以降) を参照してください。

注記: [問題の発生したバージョン] 列には、問題が最初に見つかったバージョンを示しています。問題はそれ以前のバージョンでも発生していた可能性がありますが、以前のバージョンではそれを検証するテストは実行されていません。 これはコアのレイテンシの問題です。

AR# 52261
日付 06/21/2017
ステータス アクティブ
種類 既知の問題
デバイス
  • Virtex-7 HT
ツール
  • Vivado Design Suite - 2012.3
IP
  • 7 Series FPGAs Transceivers Wizard
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