2. サポート
  3. AR# 5249: SYNPLIFY: How to preserve a signal through synthesis using the syn_keep attribute?
  4. AR# 52497: Virtex-7 FPGA Gen3 Integrated Block for PCI Express v1.3 (ISE 14.3) - SR-IOV がイネーブルの場合に物理関数の初期 VF および合計 VF の値を 0 にすることは不可

AR# 52497

Virtex-7 FPGA Gen3 Integrated Block for PCI Express v1.3 (ISE 14.3) - SR-IOV がイネーブルの場合に物理関数の初期 VF および合計 VF の値を 0 にすることは不可

説明

問題の発生したバージョン : v1.3
修正バージョンおよびその他の既知の問題 : (ザイリンクス アンサー 47441) を参照

CORE Generator で Virtex-7 FPGA Gen3 Integrated Block for PCI Express v1.3 コアをコンフィギュレーションする際、SR-IOV をイネーブルにした場合に物理関数の SR-IOV 機能構造の初期 VF および合計 VF を 0 に設定できますが、 この使用ケースはサポートされていません。

ソリューション

これは既知の問題で、今後のリリースで修正される予定です。今後のリリースでは、SR-IOV をイネーブルにした場合に初期 VF および合計 VF を 0 に設定できなくなります。

注記 : 「問題の発生したバージョン」は、問題が最初に発見されたバージョンを示します。問題はそれより以前のバージョンでも発生していた可能性がありますが、以前のバージョンではそれを検証するテストは実行されていません。

改訂履歴
2012/10/23 - 初版

アンサー レコード リファレンス

マスター アンサー レコード

Answer Number アンサータイトル 問題の発生したバージョン 修正バージョン
47441 Virtex-7 FPGA Gen3 Integrated Block for PCI Express - Vivado 2012.4 および ISE 14.7 までのすべてのバージョンのリリース ノートおよび既知の問題 N/A N/A
AR# 52497
日付 08/28/2013
ステータス アクティブ
種類 既知の問題
IP