AR# 5255

SIMPRIM、タイミングシミュレーション - 「$setup」および「$hold」違反について (VHDL, Verilog)

説明

キーワード : SIMPRIM, SIMPRIMS, timing, simulation, violations, $setup, setup, $hold, hold, errors, VHDL, Verilog, back-annotated, simulation, タイミング, シミュレーション, 違反, 設定, ホールド, エラー, バックアノテート

重要度 : 標準

概要 :
シミュレーションでのセットアップタイム違反またはホールドタイム違反が出ます。どうすればよいですか。

ソリューション

セットアップ/ホールドタイム

特定のレジスタのセットアップまたはホールドタイム内でのレジスタ入力 (データまたはクロックイネーブル) での時間データに変更があった場合に、セットアップタイムまたはホールドタイム違反がシミュレータで発生します。セットアップタイムまたはホールドタイム違反の典型的な原因は次のようになっています。

- このレジスタへのパスに制約が設定されていない。
- 使用しているテストベンチのスティミュラスで、デバイスのセットアップおよびホールドタイムが考慮されていない
- このレジスタに対するパスに制約は設定されているが、指定されたタイミング制約を満たしていない。
- パスに制約は設定されタイミングを満たすようにレポートされているが、クロックスキューは考慮されていない
- このレジスタに対するデータパスが、非同期である。 (Xilinx Answer 15969) を参照。

タイミング制約の詳細については、http://support.xilinx.co.jp/xlnx/xil_tt_product.jsp?sProduct=Timing/Constraints より、テクニカルヒント : タイミングと制約を参照してください。

セットアップタイムまたはホールドタイム違反のデバッグにあたり考慮すべき点

制約が正しく設定されているか。
各デザインには、最低限 PERIOD、OFFSET IN、および OFFSET OUT 制約を設定する必要があります。

レジスタに入力されるすべてのパスに、デザインで追加したタイミング制約が設定されているか。
セットアップまたはホールドタイム違反が発生した場合のエラーメッセージで、レジスタのインスタンス名が表示されます。このレジスタをデザインで見つけ出し、このレジスタから出力されるパスに制約が正しく設定されているかを確認してください。

シミュレーションでのクロックスピードが、タイミング制約が設定された場合のクロックスピードと一致しているか。

このパスはデバイスへの入力パスか。入力パスである場合、クロックおよびデータ間の外部のセットアップタイムが OFFSET IN 制約が設定された場合のセットアップタイムと一致しているか。

クロックスキューは、解析されるか。
6.1i では、クロックスキューは自動解析されます。 6.1i 以前のバージョンでは、クロックスキューを解析するにはスキューオプションを使用して TRCE を実行してください。スキューは、シミュレーションでモデル化されます。

データパスはクロック境界 (あるクロック周波数から別のクロック周波数へ) を超えるか。これらのクロックは互いに同期しているか。これらのクロック間に認識可能なクロックスキューはあるか。
セットアップタイムの違反がさけられず、このパスが非同期な場合は、(Xilinx Answer 15969) を参照してください。

上記の質問への答えを考慮すれば、セットアップ/ホールドタイム違反の原因を断定できるきっかけとなります。また、シミュレーションがうまくいくようにデザインに変更を加える必要が出てきます。

上記の答えを考慮しても原因がわからない場合は、シミュレーションでパスをさかのぼって調べ、原因を究明する必要があります。
1. デザインの階層を参照し、セットアップ違反が発生したレジスタに接続された信号を追加します。
2. セットアップ違反が発生した信号を検出し、そのパスに戻って調べます。
3. セットアップタイムの違反の原因となったパッドまたは同期エレメントを指定できるまでパスをさかのぼって調べます。コンポーネントに入力が、1 つ以上含まれている場合は、アクティブなドライバ (例最後に変更した入力) をさかのぼって調べます。
4. これで、違反の原因を検出し、指定したソースおよびデスティネーション間のタイミングを解析できるようになります。これで、問題は解決できるはずです。

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AR# 5255
日付	02/18/2013
ステータス	アクティブ
種類	一般

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SIMPRIM、タイミング シミュレーション - 「$setup」 および 「$hold」 違反について (VHDL, Verilog)

説明

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SIMPRIM、タイミングシミュレーション - 「$setup」および「$hold」違反について (VHDL, Verilog)