AR# 52656

Zynq SoC ZC706 評価キット - PCIe Base TRD (v1.0) - Z77 (Ivy Bridge) プラットフォームで PCIe がリンクアップしない

説明

7 Series Integrated Block for PCI Express コアがZ77 (Ivy Bridge) プラットフォームで PCIe がリンクアップしません。

これは、ZC706 評価キットで ISE 14.3 デザイン ツールで実行する Zynq-7000 PCIe Targeted Reference Design (v1.0) を使用する必要がある場合に影響します。

ソリューション

ISE 14.3 デザイン ツールの場合、この問題を回避するには次の手順に従います。

  1. リファレンス デザインの ZIP ファイルを解凍します。
  2. z7_pcie_trd_v1_0/prog_qspi を参照します。
  3. このアンサーの最後に添付されている BIN ファイル (zc706_pcie_trd.bin) を prog_qspi フォルダーにコピーします。この BIN ファイルは、インテルのエラッタ BV56 にある問題を修正します (PCI Express* Gen3 Receiver のリターン ロスが仕様を超える)。
    この問題を回避するには、gt_wrapper.v で TX_RXDETECT_REF を 3'b010 に設定してください。このパラメーターはデフォルトで 3'b100 に設定されています。インテルのエラッタはこちらからご覧ください。
    http://www.intel.com/content/dam/www/public/us/en/documents/specification-updates/3rd-gen-core-desktop-specification-update.pdf
  4. Zynq-7000 SoC ZC706 評価キットの入門ガイドにある手順に従って、設定および TRD を実行しますが、次の例外があります。
    TRD デモのセクションで、ATX 電源ではなく、外部 12 V の壁からの電源を ZC706 ボードに接続します。 
    ZC706 ボードでの FPGA コンフィギュレーションの時間は長く、PCIe 仕様を満たしていません。FPGA がコンフィギュレーションされると、ホスト システム上の PCIe のエニュメレーションが完了します。


外部電源の仕様は一時的な解決策です。ターゲット リファレンス デザインの次のリリースで、外部電源を使用せずに PCIe 仕様を満たすタンデム コンフィギュレーション BIN ファイルが使用できるようになる予定です。

14.4 では、ZC706 PCIe Base ターゲット リファレンス デザインの BIN ファイル、zc706_pcie_trd.bin が、14.4 の推奨事項 (TX_RXDETECT_REF を 3'b011 に設定する) に沿ってアップデートされていました。

14.4 以降では、このアンサーに記載の変更を加える必要はありません。

添付ファイル

関連添付ファイル

タイトル サイズ ファイルタイプ
zc706_pcie_trd.bin 12 MB BIN

アンサー レコード リファレンス

マスター アンサー レコード

Answer Number アンサータイトル 問題の発生したバージョン 修正バージョン
51899 Zynq-7000 SoC ZC706 評価キット - リリース ノートおよび既知の問題 - マスター アンサー N/A N/A
AR# 52656
日付 05/21/2018
ステータス アクティブ
種類 一般
Boards & Kits