AXI Bridge for PCI Express v1.04.a コアを合成すると、ツールで次のような警告メッセージが表示されます。
WARNING: [Synth 8-614] signal 'cpl_timer_start_count' is read in the process but is not in the sensitivity list [ISE_DS/EDK/hw/XilinxProcessorIPLib/pcores/axi_pcie_mm_s_v1_04_a/hdl/vhdl/axi_slave_read.vhd:979]
WARNING: [Synth 8-327] inferring latch for variable 'first_word_offset_calc_reg' [ISE_DS/EDK/hw/XilinxProcessorIPLib/pcores/axi_pcie_mm_s_v1_04_a/hdl/vhdl/axi_slave_read.vhd:373]