UPGRADE YOUR BROWSER

We have detected your current browser version is not the latest one. Xilinx.com uses the latest web technologies to bring you the best online experience possible. Please upgrade to a Xilinx.com supported browser:Chrome, Firefox, Internet Explorer 11, Safari. Thank you!

AR# 52683

AXI Bridge for PCI Express v1.04.a - ラッチおよび極性リストに関する警告メッセージが表示される

説明


問題のあったバージョン : v1.04.a
修正バージョンおよびその他の既知の問題 : (ザイリンクス アンサー 44969)

AXI Bridge for PCI Express v1.04.a コアを合成すると、ツールで次のような警告メッセージが表示されます。

WARNING: [Synth 8-614] signal 'cpl_timer_start_count' is read in the process but is not in the sensitivity list
[ISE_DS/EDK/hw/XilinxProcessorIPLib/pcores/axi_pcie_mm_s_v1_04_a/hdl/vhdl/axi_slave_read.vhd:979]

WARNING: [Synth 8-327] inferring latch for variable 'first_word_offset_calc_reg'
[ISE_DS/EDK/hw/XilinxProcessorIPLib/pcores/axi_pcie_mm_s_v1_04_a/hdl/vhdl/axi_slave_read.vhd:373]

ソリューション

これは既知の問題で、次のコア リリースで修正される予定です。
注記 : 「問題のあったバージョン」は、問題が最初に発見されたバージョンを示します。問題はそれより以前のバージョンでも発生していた可能性がありますが、以前のバージョンではそれを検証するテストは実行されていません。

アンサー レコード リファレンス

マスター アンサー レコード

Answer Number アンサータイトル 問題の発生したバージョン 修正バージョン
44969 AXI Bridge for PCI Express - ISE 14.7 までの全バージョンのリリース ノートおよび既知の問題 N/A N/A
AR# 52683
日付 10/31/2012
ステータス アクティブ
種類 既知の問題
IP
  • AXI PCI Express (PCIe)
このページをブックマークに追加