GUI で IBERT をカスタマイズする際に REFCLK1 を選択しても、.bit ファイルをボードにダウンロードすると REFCLK0 が使用されます。
PLL0REFCLKSEL[2:0] または PLL1REFCLKSEL[2:0] は常に 3'b001 です。
これは、Artix-7 FPGA にのみ影響する問題です。
REFCLK1 を使用する場合にこの問題を回避するには、手動で COMMON IBERT ポート設定で PLL0/1REFCLKSEL[2:0] を 3'b010 に変更してください。
IBERT ビットストリームを読み込んだ状態で、ChipScope Analyzer で次を実行します。
1) IBERT コンソールを開きます。
2) [Port Settings] タブをクリックして [Common View] をオンにし、PLL0REFCLKSEL (または PLL1 を使用する場合は PLL1REFCLKSEL) を 0x2 に設定します。
これにより、AC701 ボードでバンク 213 で 2 つ目のクロック (SFP_MGT_CLK1) が使用できるようになります。
AR# 53119 | |
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日付 | 12/19/2014 |
ステータス | アクティブ |
種類 | 一般 |
デバイス | |
ツール |