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AR# 53250

7 Series Integrated Block for PCI Express - v1.8 (Vivado 2012.4) - userclk1 のセットアップ タイミング違反

説明

問題の発生したバージョン : v1.8
修正バージョンおよび既知の問題 : (ザイリンクス アンサー 40469) を参照

7 Series Integrated Block for PCI Express v1.8 コアを含むデザインをインプリメントすると、次のようなセットアップ タイミング違反がレポートされます。
 

Slack (VIOLATED) :        -0.268ns
  Source:                 core_i/inst/inst/pcie_top_i/pcie_7x_i/pcie_block_i/USERCLK
                            (rising edge-triggered cell PCIE_2_1 clocked by userclk1  {rise@0.000ns fall@1.000ns period=2.000ns})
  Destination:            core_i/inst/inst/pcie_top_i/pcie_7x_i/pcie_bram_top/pcie_brams_tx/brams[0].ram/use_sdp.ramb36sdp/genblk3_0.bram36_dp_bl.bram36_tdp_bl/DIBDI[8]
                            (rising edge-triggered cell RAMB36E1 clocked by userclk1  {rise@0.000ns fall@1.000ns period=2.000ns})
  Path Group:             userclk1
  Path Type:              Setup (Max at Slow Process Corner)
  Requirement:            2.000ns
  Data Path Delay:        2.127ns  (logic 1.040ns (48.900%)  route 1.087ns (51.100%))
  Logic Levels:           0 
  Clock Path Skew:        -0.082ns (DCD - SCD + CPR)
    Destination Clock Delay (DCD):    4.797ns = ( 6.797 - 2.000 )
    Source Clock Delay      (SCD):    5.240ns
    Clock Pessimism Removal (CPR):    0.361ns
  Clock Uncertainty:      0.059ns  ((TSJ^2 + DJ^2)^1/2) / 2 + PE
    Total System Jitter     (TSJ):    0.071ns
    Discrete Jitter          (DJ):    0.095ns
    Phase Error              (PE):    0.000ns

ソリューション

これは既知の問題であり、今後のコアのリリースで修正される予定です。

注記: 「問題の発生したバージョン」は、問題が最初に発見されたバージョンを示します。

問題はそれ以前のバージョンでも発生していた可能性がありますが、以前のバージョンではそれを検証するテストは行われていません。

改訂履歴
2012/12/18 - 初版

アンサー レコード リファレンス

マスター アンサー レコード

Answer Number アンサータイトル 問題の発生したバージョン 修正バージョン
40469 7 Series Integrated Block for PCI Express - Vivado 2012.4 および ISE 14.7 までのすべてのバージョンに対するリリース ノートおよび既知の問題 N/A N/A
AR# 53250
日付 02/20/2015
ステータス アクティブ
種類 既知の問題
IP
  • 7 Series Integrated Block for PCI Express (PCIe)
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