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AR# 53375

MIG 7 Series QDRII+ および RLDRAM II/3 - クロック定義がないために PHASER_IN から OSERDES までのタイミング パスが解析されない

説明

問題の発生したバージョン : v1.7
修正バージョンおよびその他の既知の問題 : (ザイリンクス アンサー 45195) を参照

MIG PHY 内のタイミング パスのいくつかは、タイミング制約が設定されておらず、report_timing_summary および check_timing レポートの「unconstrained_endpoints」セクションにリストされます。

RLDRAMII/3 の例 :

Checking 'no_clock'.
There are 18 register/latch pins with no clock driven by: u_mig_rldram/u_mig_7series_v1_7_rld_memc_ui_top_std/u_rld_phy_top/u_qdr_rld_mc_phy/qdr_rld_phy_4lanes_0.u_qdr_rld_phy_4lanes/qdr_rld_byte_lane_A.qdr_rld_byte_lane_A/PHASER_IN_inst.phaser_in/ICLK and possible clock pin by: rldiii_qk_n[3] rldiii_qk_p[3] 

There are 10 register/latch pins with no clock driven by: u_mig_rldram/u_mig_7series_v1_7_rld_memc_ui_top_std/u_rld_phy_top/u_qdr_rld_mc_phy/qdr_rld_phy_4lanes_0.u_qdr_rld_phy_4lanes/qdr_rld_byte_lane_A.qdr_rld_byte_lane_A/PHASER_IN_inst.phaser_in/ICLKDIV and possible clock pin by: rldiii_qk_n[3] rldiii_qk_p[3] 

There is 1 register/latch pin with no clock driven by: u_mig_rldram/u_mig_7series_v1_7_rld_memc_ui_top_std/u_rld_phy_top/u_qdr_rld_mc_phy/qdr_rld_phy_4lanes_0.u_qdr_rld_phy_4lanes/qdr_rld_byte_lane_A.qdr_rld_byte_lane_A/PHASER_IN_inst.phaser_in/PHASEREFCLK and possible clock pin by: rldiii_qk_n[3] rldiii_qk_p[3] 

...

There are 3 register/latch pins with constant_clock.

Checking 'unconstrained_endpoints'.

There are 264 pins that are not constrained for maximum delay.

There are 0 pins that are not constrained for maximum delay due to constant clock.

QDRII+ の例 :

Checking 'no_clock'.

There is 1 register/latch pin with no clock driven by: u_mig_qdr/u_mig_7series_v1_7_qdr_phy_top/u_qdr_phy_write_top/u_qdr_phy_write_init_sm/incr_addr_reg_i_2/O and possible clock pin by: u_mig_qdr/u_mig_7series_v1_7_qdr_phy_top/u_qdr_phy_write_top/u_qdr_phy_write_init_sm/phy_init_cs_reg[0]/Q u_mig_qdr/u_mig_7series_v1_7_qdr_phy_top/u_qdr_phy_write_top/u_qdr_phy_write_init_sm/phy_init_cs_reg[10]/Q u_mig_qdr/u_mig_7series_v1_7_qdr_phy_top/u_qdr_phy_write_top/u_qdr_phy_write_init_sm/phy_init_cs_reg[11]/Q u_mig_qdr/u_mig_7series_v1_7_qdr_phy_top/u_qdr_phy_write_top/u_qdr_phy_write_init_sm/phy_init_cs_reg[12]/Q u_mig_qdr/u_mig_7series_v1_7_qdr_phy_top/u_qdr_phy_write_top/u_qdr_phy_write_init_sm/phy_init_cs_reg[13]/Q u_mig_qdr/u_mig_7series_v1_7_qdr_phy_top/u_qdr_phy_write_top/u_qdr_phy_write_init_sm/phy_init_cs_reg[14]/Q u_mig_qdr/u_mig_7series_v1_7_qdr_phy_top/u_qdr_phy_write_top/u_qdr_phy_write_init_sm/phy_init_cs_reg[1]/Q u_mig_qdr/u_mig_7series_v1_7_qdr_phy_top/u_qdr_phy_write_top/u_qdr_phy_write_init_sm/phy_init_cs_reg[2]/Q u_mig_qdr/u_mig_7series_v1_7_qdr_phy_top/u_qdr_phy_write_top/u_qdr_phy_write_init_sm/phy_init_cs_reg[3]/Q u_mig_qdr/u_mig_7series_v1_7_qdr_phy_top/u_qdr_phy_write_top/u_qdr_phy_write_init_sm/phy_init_cs_reg[4]/Q u_mig_qdr/u_mig_7series_v1_7_qdr_phy_top/u_qdr_phy_write_top/u_qdr_phy_write_init_sm/phy_init_cs_reg[5]/Q u_mig_qdr/u_mig_7series_v1_7_qdr_phy_top/u_qdr_phy_write_top/u_qdr_phy_write_init_sm/phy_init_cs_reg[6]/Q u_mig_qdr/u_mig_7series_v1_7_qdr_phy_top/u_qdr_phy_write_top/u_qdr_phy_write_init_sm/phy_init_cs_reg[7]/Q u_mig_qdr/u_mig_7series_v1_7_qdr_phy_top/u_qdr_phy_write_top/u_qdr_phy_write_init_sm/phy_init_cs_reg[8]/Q u_mig_qdr/u_mig_7series_v1_7_qdr_phy_top/u_qdr_phy_write_top/u_qdr_phy_write_init_sm/phy_init_cs_reg[9]/Q 

...

There are 3 register/latch pins with constant_clock.

Checking 'unconstrained_endpoints'.

There are 268 pins that are not constrained for maximum delay.

There are 0 pins that are not constrained for maximum delay due to constant clock.

ソリューション

Vivado タイミング ツールで、クロックを PHASER_IN の ICLK/ICLKDIV 出力ピンに伝搬できないため、この問題が発生しています。

QDRII+ デザインの場合は CQ_P によって、RLDRAMII/3 デザインの場合は QK_P によってそれぞれ駆動される PHASERREFCLK からこれらのクロックが派生しているため、クロックを XDC 制約ファイルで定義する必要があります。 

Vivado タイミング ツールでこれらのパスを正しく解析できるようにするには、次の XDC 制約を使用する必要があります。

QDRII+ の場合 :

create_clock -period 2.500 -name phaserrefclk_phaser_in -waveform {0.000 1.2500} [get_ports {qdriip_cq_p[0]}]

create_clock -period 2.500 -name phaserrefclk_phaser_in -waveform {0.000 1.2500} [get_ports {qdriip_cq_p[1]}]

...

RLDRAMII/3 の場合 :

create_clock -period 2.500 -name phaserrefclk_phaser_in -waveform {0.000 1.2500} [get_ports {qdriip_qk_p[0]}]

create_clock -period 2.500 -name phaserrefclk_phaser_in -waveform {0.000 1.2500} [get_ports {qdriip_qk_p[1]}]

...

注記 : システムに合わせて周期およびホールド タイム要件を調節してください。

改訂履歴
2012/12/10 - 初版

AR# 53375
日付 01/26/2015
ステータス アクティブ
種類 既知の問題
デバイス
  • Kintex-7
  • Virtex-7
ツール
  • Vivado Design Suite
IP
  • MIG 7 Series
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