AR# 53435

MIG 7 Series DDR3/DDR2 - u_ddr_mc_phy にある約 533MHz 周波数で実行している 2:1 デザインでタイミング違反が発生する可能性がある

説明

問題の発生したバージョン : 1.8
修正バージョン : (ザイリンクス アンサー 45195)

サポートされている最大 533MHz 前後の周波数で動作している MIG 7 Series DDR3/DDR2 2:1 デザインで、次のようなタイミング違反が発生する可能性があります。

Slack (VIOLATED) :        -0.091ns
  Source:                 u_mig_7series_v1_8/u_mig_7series_v1_8_memc_ui_top_std/mem_intfc0/ddr_phy_top0/u_ddr_mc_phy_wrapper/u_ddr_mc_phy/ddr_phy_4lanes_2.u_ddr_phy_4lanes/
ddr_byte_lane_A.ddr_byte_lane_A/dq_gen_40.if_post_fifo_gen.u_ddr_if_post_fifo/my_empty_reg[3]/C
                            (rising edge-triggered cell FDSE clocked by clk_pll_i  {rise@0.000ns fall@1.875ns period=3.750ns})
  Destination:            u_mig_7series_v1_8/u_mig_7series_v1_8_memc_ui_top_std/mem_intfc0/ddr_phy_top0/u_ddr_mc_phy_wrapper/u_ddr_mc_phy/ddr_phy_4lanes_0.u_ddr_phy_4lanes/
ddr_byte_lane_D.ddr_byte_lane_D/dq_gen_40.if_post_fifo_gen.u_ddr_if_post_fifo/mem_reg_0_3_72_77/RAMA/WE

ソリューション

この問題を回避するには、mig_7series_v1_8_ddr_phy_top.v モジュールにあるオプションのパラメーターをイネーブルにします。

     parameter RD_PATH_REG     = 0              // optional registers in the read path
                                                                               // to MC for timing improvement.
                                                                               // =1 enabled, = 0 disabled

AR# 53435
日付 08/14/2014
ステータス アクティブ
種類 既知の問題
デバイス
IP