AR# 53436

MIG 7 Series RLDRAM II - CMD_WR_EN から PRE_FIFO までのタイミング エラー

説明

問題の発生したバージョン : v1.8
修正バージョンおよび既知の問題 : (ザイリンクス アンサー 45195) を参照

MIG 7 Series RLDRAM II v1.8/v1/8a デザインをインプリメントすると、CMD_WR_EN および PRE_FIFO の間に、次のようなタイミング違反が発生することがあります。

Slack (setup path):     -0.479ns (requirement - (data path - clock path skew + uncertainty))

  Source:               u_mig_7series_v1_8/u_mig_7series_v1_8_rld_memc_ui_top_std/u_rld_phy_top/u_phy_write_top/GEN_PHY_CNTRL_INIT.u_qdr_rld_phy_cntrl_init/of_cmd_wr_en (FF)
  Destination:          u_mig_7series_v1_8/u_mig_7series_v1_8_rld_memc_ui_top_std/u_rld_phy_top/u_qdr_rld_mc_phy/qdr_rld_phy_4lanes_0.u_qdr_rld_phy_4lanes/qdr_rld_byte_lane_D.qdr_rld_byte_lane_D/GEN_PRE_FIFO.u_qdr_rld_pre_fifo/_o32462_48 (FF)

  Requirement:            4.444ns
  Data Path Delay:      4.288ns (Levels of Logic = 3)
  Clock Path Skew:     -0.564ns (1.364 - 1.928)
  Source Clock:          clk rising at 0.000ns
  Destination Clock:    clk rising at 4.444ns
  Clock Uncertainty:    0.071ns  ((TSJ^2 + DJ^2)^1/2) / 2 + PE
    Total System Jitter (TSJ):  0.070ns
    Discrete Jitter (DJ):           0.123ns
    Phase Error (PE):              0.000ns

 

ソリューション

qdr_rld_phy_cntrl_init.v モジュール内にある of_cd_wr_en および of_data_wr_en レジスタのファンアウトが大きすぎると、このタイミング エラーが発生します。 

これらのタイミング エラーが見られる場合は、回避策として、qdr_rld_phy_cntrl_init.v に次の変更を加えてください。

変更前 :

  output reg         of_cmd_wr_en,
  output reg         of_data_wr_en

これを次のように変更します。

  (* keep = "true", max_fanout = 10 *)  output reg         of_cmd_wr_en /* synthesis syn_maxfan = 10 */ ,
  (* keep = "true", max_fanout = 10 *)  output reg         of_data_wr_en/* synthesis syn_maxfan = 10 */

改訂履歴
2012/12/18 - 初版

アンサー レコード リファレンス

マスター アンサー レコード

Answer Number アンサータイトル 問題の発生したバージョン 修正バージョン
45195 MIG 7 Series - すべての ISE バージョン/Vivado 2012.4 およびそれ以前のツール バージョンのリリース ノートおよび既知の問題 N/A N/A
AR# 53436
日付 01/26/2015
ステータス アクティブ
種類 既知の問題
デバイス
IP