AR# 53710

MIG 7 Series DDR2 - ODT ポート数が 3 に制限されている理由

説明

『7 Series FPGAs メモリ インターフェイス ユーザー ガイド』 (UG586) には次のような DDR2 ガイドラインがあります。


シングル ランク コンポーネントおよび DIMM の場合、ODT ポートはコンポーネント数に応じて繰り返されます。

このポートの最大数は 3 です。

なぜ ODT ポートの数は 3 に制限されているのですか。

ソリューション

この要件は、以前のデザインで CKE および ODT が使用された場合に、バンクごとに CKE および ODT のピンは最大 4 本使用できるという制限があったためです。

デュアル ランク デバイスの場合、CKE は 2 ポート、ODT は 2 ポート使用できました。

シングル ランク デバイスの場合、ODT ポートは最大 3 つ、CKE ポートは 1 つ使用できました。
 
CKE および ODT のインプリメンテーションが変更された後、(ザイリンクス アンサー 45633 を参照)、ODT の制限は緩和されませんでした。

しかし、緩和されなかったことに何か理由があるわけではなく、今は ODT ポートが 4 つ使用できます。

手動で変更し、ODT ポートを 4 つ使用することができます。

(UG586) の表 1-94 にあるバイト マップ パラメーターを参照してください。

このマップ パラメーターを変更し、4 つ目の ODT を追加します。

手動変更しても 4 つ目の ODT を生成できない場合は、ザイリンクス テクニカル サポートまでご連絡ください。

改訂履歴
2014/11/19 - 初版
AR# 53710
日付 11/20/2014
ステータス アクティブ
種類 既知の問題
デバイス
ツール
IP