AR# 53740

7 シリーズ Xilinx PCI Express コアのデザイン アドバイザリ - 低温では TXOUTCLK にクロック出力がない

説明

このデザイン アドバイザリ アンサーは、次のコアを対象としています。

  • 7 Series Integrated Block for PCI Express (v1.8 およびそれ以前のバージョン)
  • Virtex-7 FPGA Gen3 Integrated Block for PCI Express (v1.4 およびそれ以前のバージョン)
  • AXI Bridge for PCI Express (v1.06.a およびそれ以前のバージョン)

上記にリストされるコアのラッパーからの GT レジスタの DRP 書き込みアクセスが正しくないため、低温の場合はクロックが TXOUTCLK に出力されません。この問題は、複数のクロック サイクル間 DRP_WE がアサートされるために発生し、DRP ポートを介して GT レジスタへ間違った書き込みが送信されます。

DRP_WE は 1 クロック サイクル間だけイネーブルにする必要があります。この要件については、(ザイリンクス アンサー 53788) を参照してください。

ソリューション

上記のコアを使用する場合は、<core_name>_pipe_drp.v および <core_name>_qpll_drp.v ファイルを次のように変更して、この問題が発生しないようにする必要があります。

変更前 :
assign DRP_WE   = (fsm == FSM_WRITE) || (fsm == FSM_WRDY);

変更後 :
assign DRP_WE   = (fsm == FSM_WRITE);

  • 7 Series Integrated Block for PCI Express コアおよび Virtex-7 FPGA Gen3 Integrated Block for PCI Express コアの場合、これらのファイルは Source ディレクトリにあります。
  • AXI Bridge for PCI Express の場合は、XPS の System Assembly ビューでコアを右クリックし、[Make this IP Local] をクリックします。これにより、このコアに関するすべてのファイルが pcores ディレクトリにコピーされます。上記の 2 つのファイルは、次のディレクトリにコピーされます。

       <....>pcores\axi_pcie_v1_06_a\hdl\verilog

       XPS で v1.06.a コアを使用してデフォルト デザインを作成した場合、対応するファイル名は次のようになります。
                    - axi_pcie_v1_06_a_pcie_7x_v1_6_qpll_drp.v
                    - axi_pcie_v1_06_a_pcie_7x_v1_6_pipe_drp.v 


改訂履歴
2013/01/21 - 初版

アンサー レコード リファレンス

マスター アンサー レコード

AR# 53740
日付 08/28/2013
ステータス アクティブ
種類 デザイン アドバイザリ
デバイス
IP