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AR# 53860

MIG 7 Series DDR3 のデザイン アドバイザリ - すべての CK クロックピンが同じバイト レーン/グループに含まれる必要がある (デュアル ランク用のピン配置の検証について)

説明

『7 シリーズ FPGA メモリ インターフェイス ユーザー ガイド』 v1.6 から、次の DDR3 SDRAM デザイン ガイドラインが含まれています。

  • If multiple CK outputs are used, such as for dual rank, all CK outputs must come from the same byte lane. (日本語訳 : デュアル ランク用など、複数の CK 出力を使用する場合、すべての CK 出力が同じバイト レーンから供給される必要があります。)

このアンサーでは、この制限について説明します。  

重要情報 : MIG 7 Series v1.6 からデュアル ランクが公式にサポートされているので、デフォルトの [New Design] フローを使用すると、この規則に従って CK ピンが同じバイト レーン/グループに含まれます。

ただし、[Fixed Pin-Out] または [Verify Pin Changes and Update Design] フローを使用する場合、この規則に対する DRC チェックは v1.8 までの MIG 7 Series には含まれません。

このため、これら 2 つのフローのいずれかを使用する場合は、MIG 7 Series で不正なピン配置が検証されて生成される可能性があり、CK ピンが別々のバイト グループに含まれてしまうことがあります。

MIG 7 Series v1.8 以降には、正しい DRC チェックが含まれています。

DDR3 デュアル ランク MIG 7 Series のピン配置は、v1.8 を使用して検証する必要があります。

ソリューション

CK ピンの要件の背景 :

MIG 7 Series ソリューションの特性評価では、Phaser_OUT のクロック出力でプロセスによる変動が示されています。

この変動により、CK に対してアドレス/コマンド/制御でセットアップ/ホールド違反 (tIS/tIH) が発生することがあります。

この違反を回避するには、すべての CK 出力が同じバイト グループに配置されている必要があります。

これにより、同じ Phaser_OUT ですべてのインターフェイス CK クロックが作成され、SDRAM でのセットアップ/ホールド違反は発生しなくなります。

必ずこのピン配置ルールに従う必要があります。

アンサー レコード リファレンス

関連アンサー レコード

Answer Number アンサータイトル 問題の発生したバージョン 修正バージョン
56155 MIG 7 Series - KC705 デュアル ランク サンプル デザイン N/A N/A
AR# 53860
日付 08/15/2014
ステータス アクティブ
種類 デザイン アドバイザリ
デバイス
  • Artix-7
  • Kintex-7
  • Virtex-7
IP
  • MIG 7 Series
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