このアンサーでは、MIG 7 Series コアのリリース ノートおよび既知の問題を示します。次の情報が記載されています。
このリリース ノートおよび既知の問題は、Vivado 2013.1 以降のツール バージョンで生成されたコアを対象としています。
過去の既知の問題および ISE のサポート情報は、『IP リリース ノート ガイド』 (XTP025) を参照してください。
MIG IP ページ:
https://japan.xilinx.com/products/intellectual-property/MIG.htm
一般情報
サポートされるデバイスは次の場所から確認できます。
注記: サポートされているデバイスおよびパッケージのリストを確認するには、Vivado ツールの IP カタログを開き、IP を右クリックして [Compatible Families] を選択します。
各バージョンにおける新機能と追加されたデバイス サポートのリストは、Vivado デザイン ツールに含まれるコアの変更ログ ファイルを参照してください。
表 1 に、コアの各バージョンに対して、それが最初に含まれた Vivado デザイン ツールのバージョンを示します。
表 1: バージョン対照表
| コアのバージョン | Vivado ツール バージョン |
| v4.2 rev1 | 2020.2 |
| v4.2 rev1 | 2020.1 |
| v4.2 rev1 | 2019.2 |
| v4.2 rev1 | 2019.1 |
| v4.2 | 2018.3 |
| v4.1 | 2018.2 |
| v4.1 | 2018.1 |
| v4.0 rev6 | 2017.4 |
| v4.0 rev5 | 2017.3 |
| v4.0 rev4 | 2017.2 |
| v4.0 rev3 | 2017.1 |
| v4.0 rev2 | 2016.4 |
| v4.0 rev1 | 2016.3 |
| v4.0 | 2016.2 |
| v3.0 | 2016.1 |
| v2.4 rev1 | 2015.4 |
| v2.4 | 2015.3 |
| v2.3 Rev2 | 2015.2 |
| v2.3 Rev1 | 2015.1 |
| v2.3 | 2014.4 |
| v2.2 | 2014.3 |
| v2.1 | 2014.2 |
| v2.0 Rev3 | 2014.1 |
| v2.0 Rev2 | 2013.4 |
| v2.0 Rev1 | 2013.3 |
| v2.0 | 2013.2 |
| v1.9a | 2013.1 |
| v1.8a | 2012.4 |
| v1.7a | 2012.3 |
| v1.6 | 2012.2 |
| v1.5 | 2012.1 |
サポートされているメモリ インターフェイスおよび機能については、『7 シリーズ FPGA メモリ インターフェイス ソリューション データシート』 (DS176) および『7 シリーズ FPGA メモリ インターフェイス ソリューション ユーザー ガイド』 (UG586) を参照してください。
https://japan.xilinx.com/cgi-bin/docs/ipdoc?c=mig_7series;v=latest;d=ug586_7Series_MIS.pdf
7 シリーズ FPGA のメモリ インターフェイスでサポートされる周波数のリストは、サポート ページから適切な DC 特性および AC スイッチ特性のデータシートを参照してください。
MIG ツールには、特定メモリ インターフェイス コンフィギュレーションに適切な周波数範囲が含まれます。
サポートされる OS および IP リリース ノートなどを含めた Vivado の新機能については、(UG973) を参照してください。
表 2 に、MIG 7 Series コアを使用する際の一般的なガイダンスを含むアンサーを示します。
表 2: 一般的なガイダンス
| アンサー | タイトル |
|---|---|
| (Xilinx Answer 34243) | ザイリンクス メモリ インターフェイス ソリューション センター |
| (Xilinx Answer 43879) | 7 Series MIG DDR3/DDR2 - ハードウェア デバッグ ガイド |
| (Xilinx Answer 33566) | Virtex-6、Spartan-6、7 シリーズ デバイス、UltraScale ベース デバイス用プログラマブル ロジック ベース外部メモリインターフェイス ソリューションのデザイン アドバイザリ マスター アンサー |
| (Xilinx Answer 42944) | Virtex-7 FPGA のデザイン アドバイザリのマスター アンサー |
| (Xilinx Answer 42946) | Kintex-7 FPGA のデザイン アドバイザリのマスター アンサー |
| (Xilinx Answer 51456) | Artix-7 FPGA のデザイン アドバイザリのマスター アンサー |
| (Xilinx Answer 42665) | MIG 7 Series - MIG サンプル デザインが BitGen でエラーになる |
| (Xilinx Answer 42036) | MIG 7 Series - 内部/外部 VREF ガイドライン |
| (Xilinx Answer 40603) | MIG 7 Series FPGA DDR3/DDR2 - クロッキング ガイドライン |
| (Xilinx Answer 58057) | MIG 7 Series - IES および VCS シミュレータのサポート |
| (Xilinx Answer 66422) | MIG 7 Series - IP インテグレーターを使用すると、デバッグ信号が使用できない |
表 3: サポートされるメモリ デバイス
| コンポーネント | RDIMM | UDIMM | SODIMM | |
|---|---|---|---|---|
| DDR3 SDRAM | MT41J128M8XX-125 | MT9JSF25672PZ-1G6 | MT9JSF25672AZ-1G9 | MT8JTF12864HZ-1G6 |
| MT41J128M8XX-15E | MT9JSF25672PZ-1G4 | MT9JSF25672AZ-1G6 | MT8JSF12864HZ-1G4 | |
| MT41J64M16XX-125G | MT9KSF51272PZ-1G6 | MT9JSF25672AZ-1G1 | MT8JTF25664HZ-1G4 | |
| MT41J64M16XX-125 | MT9KSF51272PZ-1G4 | MT8JTF51264AZ-1G6 | MT8JSF25664HZ-1G1 | |
| MT41J64M16XX-15E | T9KSF25672PZ-1G4 | MT8JTF51264AZ-1G4 | MT8KTF51264HZ-1G9 | |
| MT41J256M8XX-107 | MT18JSF25672PDZ-1G6 | MT8JTF12864AZ-1G6 | MT8KTF51264HZ-1G6 | |
| MT41J256M8XX-125 | MT18JSF51272PDZ-1G4 | MT8JTF12864AZ-1G4 | MT4KTF25664HZ-1G9 | |
| MT41J256M8XX-15E | MT18JSF51272PDZ-1G6 | MT8JTF25664AZ-1G4 | MT8KTF25664HZ-1G6 | |
| MT41J256M8XX-187E | MT18KSF72PDZ-1G/1G6 | MT8KTF51264AZ-1G6 | MT8KSF25664HZ-1G4 | |
| MT41J128M16XX-107G | MT18KSF72PDZ-1G/1G4 | MT8KTF51264AZ-1G4 | MT8KTF25664HZ-1G4 | |
| MT41J128M16XX-107 | MT8KTF25664AZ-1G4 | MT8KTF12864HZ-1G9 | ||
| MT41J128M16XX-125 | MT8KTF25664AZ-1G6 | MT9KSF51272HZ-1G6 | ||
| MT41J128M16XX-15E | MT9KSF25672AZ-1G6 | MT16JTF25664HZ-1G6 | ||
| MT41J128M16XX-187E | MT9KSF25672AZ-1G4 | MT16JTF25664HZ-1G4 | ||
| MT41J512M8XX-107 | MT16JTF51264AZ-1G4 | MT16JTF1G64HZ-1G4 | ||
| MT41J512M8XX-125 | MT16KTF51264AZ-1G4 | MT16JTF51264HZ-1G4 | ||
| MT41J512M8XX-15E | MT16KTF51264AZ-1G6 | MT8JSF25664HDZ-1G4 | ||
| MT41J256m16XX-107 | MT18JSF25672AZ-1G4 | MT16KTF51264HZ-1G4 | ||
| MT41J256m16XX-125 | MT18JSF51272AZ-1G6 | MT16KSF51264HZ-1G4 | ||
| MT41J256m16XX-15E | MT18KSF51272AZ-1G4 | MT16KTF51264HZ-1G6 | ||
| MT18KSF1G72HZ-1G6 | ||||
| MT18KSF51272HZ-1G4 | ||||
| MT16KTF1G64HZ-1G6 | ||||
| DDR3L SDRAM | MT41K64M16XX-107 | MT9KSF51272PZ-1G6 | MT8KTF51264AZ-1G6 | MT8KTF51264HZ-1G9 |
| MT41K64M16XX-125 | MT9KSF51272PZ-1G4 | MT8KTF51264AZ-1G4 | MT8KTF51264HZ-1G6 | |
| MT41K64M16XX-15E | MT9KSF25672PZ-1G4 | MT8KTF25664AZ-1G4 | MT4KTF25664HZ-1G9 | |
| MT41K256M8XX-125 | MT18KSF72PDZ-1G/1G6 | MT8KTF25664AZ-1G6 | MT8KTF25664HZ-1G6 | |
| MT41K256M8XX-15E | MT18KSF72PDZ-1G/1G4 | MT9KSF25672AZ-1G6 | MT8KSF25664HZ-1G4 | |
| MT41K128M16XX-15E | MT9KSF25672AZ-1G4 | MT8KTF25664HZ-1G4 | ||
| MT41K512M8XX-107 | MT16KTF51264AZ-1G4 | MT8KTF12864HZ-1G9 | ||
| MT41K512M8XX-125 | MT16KTF51264AZ-1G6 | MT9KSF51272HZ-1G6 | ||
| MT41K512M8XX-15E | MT18KSF51272AZ-1G4 | MT16KTF51264HZ-1G4 | ||
| MT41K256M16XX-107 | MT16KSF51264HZ-1G4 | |||
| MT41K256M16XX-125 | MT16KTF51264HZ-1G6 | |||
| MT41K256M16XX-15E | MT18KSF1G72HZ-1G6 | |||
| MT41K512M8THD-15E | MT18KSF51272HZ-1G4 | |||
| MT41K256M32SLD-125 | MT16KTF1G64HZ-1G6 | |||
| MT41K1G8TRF-107 | ||||
| MT41K1G8TRF-125 | ||||
| DDR2 SDRAM | MT47H128M16XX-25E | MT9HTF12872PZ-80E | MT8HTF12864AZ-800 | MT8HTF12864HZ-800 |
| MT47H128M8XX-25/25E | MT9HTF12872PZ-667 | MT8HTF25664AZ-800 | MT8HTF25664HZ-800 | |
| MT47H256M8XX-25E | MT9HTF12872AZ-80E | |||
| MT47H64M16XX-25/25E | ||||
| MT47H512M8WTR-25E/25E L | ||||
| MT47H64M16HR-25E | ||||
| QDRII+ SRAM | K7S3236T4C-FC45 | |||
| K7S3218T4C-FC45 | ||||
| CY7C15632KV18-500BZC | ||||
| CY7C1565KV18-500BZC | ||||
| CY7C25632KV18-500BZC | ||||
| CY7C2565KV18-500BZC | ||||
| CY7C2263KV18-550BZXI | ||||
| CY7C2265KV18-550BZC | ||||
| CY7C2163KV18-550BZXI | ||||
| CY7C2165KV18-550BZC | ||||
| CY7C25632KV18-450BZC | ||||
| CY7C2565KV18-450BZC | ||||
| CY7C25442KV18-333BZI* | ||||
| CY7C2264XV18-450BZXC* | ||||
| CY7C2262XV18-450BZXC* | ||||
| CY7C2564XV18-450BZXC* | ||||
| CY7C2562XV18-450BZXC* | ||||
| CY7C2563KV18-500BZC/450BZC | ||||
| CY7C25652KV18-500BZC/450BZC | ||||
| CY7C2665KV18-550BZXC/450BZXI | ||||
| CY7C2663KV18-550BZXC/450BZXI | ||||
| RLDRAM II | MT49H16M36XX-18/25E/25/33 | |||
| MT49H32M18XX-18/25E/25/33 | ||||
| MT49H8M36XX-25/33 | ||||
| MT49H16M18XX-25/33 | ||||
| RLDRAM III | MT44K16M36XX-125 | |||
| MT44K16M36XX-125E/125 | ||||
| MT44K32M18XX-125 | ||||
| MT44K32M18XX-125E | ||||
| MT44K32M36XX-125 | ||||
| MT44K32M36XX-125E | ||||
| LPDDR2 | MT42L128M16D1KL-25-IT/3-IT | |||
| MT42L64M32D1KL-25-IT/3-IT | ||||
| MT42L256M16D1LG-25-WT | ||||
| MT42L128M32D1LG-25-WT |
*バースト長 2 のコンポーネント
既知の問題および修正された問題
次の表に、Vivado 2013.1 でリリースされた MIG 7 Series コア v1.9a 以降の既知の問題を示します。
注記: [問題の発生したバージョン] 列は、問題が最初に見つかったバージョンを示しています。問題はそれ以前のバージョンでも発生していた可能性がありますが、以前のバージョンではそれを検証するテストは実行されていません。
表 4: MIG 7 Series DDR3/DDR2 SDRAM
次の表に、MIG 7 Series DDR3/DDR2 SDRAM の既知の問題を示します。
注記: [問題の発生したバージョン] 列は、問題が最初に見つかったバージョンを示しています。問題はそれ以前のバージョンでも発生していた可能性がありますが、以前のバージョンではそれを検証するテストは実行されていません。
| (Xilinx Answer 75449) | MIG 7 Series - IP を再設定するときに sys_clk 入力の周期をデフォルトにリセットまたは変更できない | 4.2 | 未修正 |
| (Xilinx Answer 71898) | MIG 7 Series - パッチ - 2018.3 での既知の問題 | 4.2 | 未修正 |
| (Xilinx Answer 69313) | MIG 7 Series - DDR3、DDR3L、または LPDDR2 インターフェイスのある Artix-7 または Spartan-7 デバイスのデフォルト MIG パラメーターを変更すると通知メッセージが表示される | 4.0 rev3 | なし |
| (Xilinx Answer 68897) | MIG 7 Series - XC7S6 または XC7S15 の Spartan-7 デバイスをターゲットにしている MIG デザインの合成中に、クリティカル警告メッセージが表示される | 4.2 | Vivado 2020.1 |
| (Xilinx Answer 67179) | MIG 7 Series - Vivado 2016.2 でメモリ クロック周期の範囲をアップデートすると IP のアップグレード時にエラーが発生することがある | なし | なし |
| (Xilinx Answer 67520) | MIG 7 Series DDR3 - 連続する書き込みトランザクション中に VT トラッキングに使用される周期読み出しが欠落することがある | 1.9 | 4.0 rev1 |
| (Xilinx Answer 67168) | MIG 7 Series - Windows 8 または Windows 10 で参照ボタンを使用すると IP の GUI がクラッシュする | 3.0 | 4.0 rev1 |
| (Xilinx Answer 66969) | MIG 7 Series - デバイスが XC7Z035FFG676-2 の場合に MIG ウィザード GUI で 72 ビット データ幅を選択できない | 2.4 rev1 | 4.0 rev1 |
| (Xilinx Answer 58621) | MIG 7 Series - 複数の MIG IP が同じプロジェクトに追加されるとクリティカル警告が表示される | 2.0 Rev1 | 未修正 |
| (Xilinx Answer 60050) | MIG 7 Series DDR3/DDR2 - cmp_data_r および dbg_rddata_r がアラインされていない | 2.0 | 未修正 |
| (Xilinx Answer 60952) | MIG 7 Series - 固定ピン配置モードでのピン配置検証では複数のコントローラーに対するチェックが実行されない | 2.0 | 未修正 |
| (Xilinx Answer 65386) | MIG 7 Series - シミュレーション モデルの MEM_BITS を変更すると MIG サンプル デザインのシミュレーション中にエラーが発生する | 2.3 Rev2 | なし |
| (Xilinx Answer 65355) | MIG 7 Series - ブロック デザインで [Validate Design] を実行すると IP OOC 合成 run がアップデート必要な状態になる | 2.3 Rev2 | なし |
| (Xilinx Answer 63122) | MIG 7 Series DDR2/DDR3 v2.3 - サンプル デザインに自動または手動の書き込みウィンドウ マージンのチェック機能がない | 2.3 | なし |
| (Xilinx Answer 63640) | MIG 7 Series - [No Buffer] オプションを選択した場合 sys_clk および ref_clk に create_clock クロック制約を手動で追加する必要がある | 2.3 | なし |
| (Xilinx Answer 63493) | MIG 7 Series - カスタマーの大規模デザインでリモート作成された MIG コアを再生成するとエラーが発生する | 2.3 | なし |
| (Xilinx Answer 63393) | MIG 7 Series - Windows 8.1 で [Read XDC/UCF] オプションを使用するとクラッシュする | 2.3 | なし |
| (Xilinx Answer 63178) | MIG 7 Series - DDR3 - 2:1 コントローラーでシミュレーションしているとアドレス/コマンド バスにグリッチが見られる | 2.3 | なし |
| (Xilinx Answer 63227) | MIG 7 Series - [No buffer] オプションでは clk_ref_i に 200 MHz が常に必要で、300 MHz または 400 MHz に対しては追加の MMCM がインスタンシエートされる | 2.3 | なし |
| (Xilinx Answer 62813) | MIG 7 Series - マルチコントローラー デザインの場合、各コントローラーに対しカスタム パーツを作成する必要がある | 2.3 | なし |
| (Xilinx Answer 62368) | MIG 7 Series DDR3 のデザイン アドバイザリ - Vivado 2014.4 に含まれる MIG 7 Series v2.3 のキャリブレーション アップデートにより書き込みマージンが増加 | 2.3 | なし |
| (Xilinx Answer 63463) | MIG 7 Series DDR3 - MIG v2.1 (Vivado 2014.2) より、読み出しおよび書き込みのマージンを改善したキャリブレーション変更が追加され、キャリブレーション時間が長くなっている。キャリブレーション時間を短縮する方法キャリブレーション時間を短縮する方法 | 2.2 | なし |
| (Xilinx Answer 62615) | MIG 7 Series DDR3 (IPI フローのみ) - IPI のアップグレード時に警告メッセージが表示される - MIG のクロッキング構造をアップデート | 2.2 | なし |
| (Xilinx Answer 61916) | MIG 7 Series AXI DDR3/DDR2 – MIG で [Narrow Burst] オプションを有効にしても RTL に反映されず、パラメーターが 0 のままになる | 2.2 | なし |
| (Xilinx Answer 62161) | MIG 7 Series - MIG コアをカスタマイズしようとするときに表示されるエラーの中に意味のないものがある | 2.1 | なし |
| (Xilinx Answer 61790) | MIG 7 Series - DDR3 - app_rd_data_end が High のままになる | 2.1 | なし |
| (Xilinx Answer 61705) | MIG 7 Series - funcsim.v/.vhdl 構造シミュレーション モデルはサポートされない | 2.1 | なし |
| (Xilinx Answer 59167) | MIG 7 Series DDR3 のデザイン アドバイザリ - DIMM インターフェイスのデータ レート仕様の変更とコンポーネント インターフェイスのデータ レートに関するアドバイザリ | 2.1 | なし |
| (Xilinx Answer 60687) | MIG 7 Series DDR3 - Vivado 2014.2 でリリースされた MIG 7 Series v2.1 のキャリブレーション アップデートにより、データ レートが 1333Mbps を超える場合に読み出しマージンが改善 | 2.1 | なし |
| (Xilinx Answer 59913) | MIG 7 Series DDR3 - データ モードの変更に VIO が使用されていると、トラフィック ジェネレーターで偽エラー メッセージが検出される | 2.0 | なし |
| (Xilinx Answer 55040) | MIG 7 Series - Virtex-7 HT デバイスの DDR3、LPDDR2、および DDR2 のサポート | 1.9a | なし |
| (Xilinx Answer 54584) | MIG 7 Series - Vivado で Synplify ネットリストを使用するには XDC 制約を変更する必要がある | 1.8a | なし |
| (Xilinx Answer 56231) | MIG 7 Series DDR3/2 - MIG のデフォルト ピン配置で空のアドレス/制御バイト グループが割り当てられることがある | 1.6 | なし |
| (Xilinx Answer 52176) | MIG 7 Series DDR3 - 48 ビット デザインを 2 つの HP バンクにフィットできない | 1.6 | なし |
| (Xilinx Answer 66892) | MIG 7 Series - DDR3 のカスタム パーツ シミュレーションで「Undefined variable: TDQSCK_DLLDIS」というエラー メッセージが表示される | 2.4 | 3.0 |
| (Xilinx Answer 66788) | MIG 7 Series DDR3 のデザイン アドバイザリ - DQS_BIAS が HR バンクに対して正しくイネーブルにならず、キャリブレーション エラーが発生する可能性がある | 2.3 | 3.0 |
| (Xilinx Answer 65351) | MIG 7 series - GUI に表示されるテスト済みの Vivado バージョン番号が正しくない | 2.3 Rev2 | v2.4 |
| (Xilinx Answer 66181) | MIG 7 Series DDR3 - IBUF_LOW_PWR が Vivado 2015.1 および 2015.2 でイネーブルにされてしまう可能性がある | 2.3 Rev1 | v2.4 |
| (Xilinx Answer 63775) | MIG 7 Series DDR2/DDR3 v2.3 - デュアル ランク/ツイン ダイ DDR3 の最大スピードをアップデート | 2.3 | 2.3 Rev1 |
| (Xilinx Answer 63165) | MIG 7 Series DDR2/DDR3 v2.3 - freq_refclk に対して opt_design で追加される余分な BUFG により最小パルス幅のタイミング警告が発生することがある | 2.3 | 2.3 Rev1 |
| (Xilinx Answer 60527) | MIG 7 Series - Virtex-7 HT - FLG パッケージのパーツをターゲットにした MIG 7 Series を開こうとすると「Failed to generate custom UI outputs」というエラー メッセージが表示される | 2.0 Rev3 | 2.3 Rev1 |
| (Xilinx Answer 59284) | MIG 7 Series DDR3/DDR2 - 手動ウィンドウ チェック機能が VIO 2.0 で機能しない | 2.0 | 2.3 Rev1 |
| (Xilinx Answer 62891) | MIG 7 Series - DDR3 - 72 ビット AXI4 インターフェイスが ECC ディスエーブルで生成される | 2.2 | v2.3 |
| (Xilinx Answer 62852) | MIG 7 Series - 古いバージョンの MIG では使用できていたクロック周期が GUI で選択できない | 2.2 | v2.3 |
| (Xilinx Answer 62204) | MIG 7 Series - IP インテグレーター デザインの create_clock 制約に対するクリティカル警告 - 「Constraints 18-1056 Clock 'sys_clk' completely overrides clock 'sys_diff_clock_clk_p」というメッセージが表示される | 2.1 | v2.3 |
| (Xilinx Answer 62160) | MIG 7 Series - ダイナミック ODT はサポートされているか | 2.1 | v2.3 |
| (Xilinx Answer 60995) | MIG 7 Series - UG586 - CKE_ODT_BYTE_MAP、CKE_MAP、および ODT_MAP 属性 | 2.0 Rev3 | v2.3 |
| (Xilinx Answer 60993) | MIG 7 Series DDR3 - GUI の [Memory Details] で TwinDie カスタム パーツの集積度が正しく計算されない | 2.0 Rev3 | v2.3 |
| (Xilinx Answer 60822) | MIG 7 Series - GUI の [User Guide] ボタンをクリックすると「PDF viewer not found: Could not open Acrobat Reader」というポップアップ エラー メッセージが表示される | 2.0 Rev3 | v2.3 |
| (Xilinx Answer 60847) | MIG 7 Series マルチコントローラー - [Reference Clock] オプションを [Use System Clock] に設定したデザインで、どのコントローラーのクロックが 200 MHz に設定されるかにかかわらず、RTL で ref_clk が最後のコントローラーの入力クロックに接続される | 2.1 | v2.3 |
| (Xilinx Answer 60846) | MIG 7 Series DDR3 - Kintex-7 -2L/-3L - 1333 Mbps (667 MHz) を超える周波数で動作するデザイン用に 400 MHz の refclk 周波数が間違って生成されるためにインプリメンテーション中に DRC エラーが発生する | 2.1 | v2.3 |
| (Xilinx Answer 61744) | MIG 7 Series DDR3 - Vivado 2014.2 を使用するとハードウェアで古いバージョンでは見られなかった複数の ECC エラーが発生する | 2.1 | v2.2 |
| (Xilinx Answer 61521) | MIG 7 Series - CSG325 パッケージをターゲットとしていると幅が 8 ビットを超えるインターフェイスを生成できない | 2.1 | v2.2 |
| (Xilinx Answer 61576) | MIG 7 Series DDR3 - カスタマイズし直すともともとイネーブルであった ECC がディスエーブルになる | 2.1 | v2.2 |
| (Xilinx Answer 61356) | MIG 7 Series - Artix-7 CSG235 には HR バンクしか含まれないのに、MIG バンク選択のページにはバンク 34 が HP として表示される | 2.1 | v2.2 |
| (Xilinx Answer 60990) | MIG 7 Series - Artix オートモーティブ パーツでピン互換機能が機能しない | 2.0 Rev3 | v2.2 |
| (Xilinx Answer 60988) | MIG 7 Series DDR3/DDR2 - ADDR_MAP および CK_BYTE_MAP の例が誤っている | 2.0 Rev3 | v2.2 |
| (Xilinx Answer 60958) | MIG 7 Series - [Verify Pin Changes and Update Design] を実行中に有効なピン配置が検証できず、「Memory interface signals should be selected in consecutive banks」というエラー メッセージが表示される | 2.0 Rev3 | v2.2 |
| (Xilinx Answer 60480) | MIG 7 Series - CLOCK_DEDICATED_ROUTE が BACKBONE に設定されていてもバックボーン リソースが使用されないと「ERROR: [Drc 23-20]」というエラー メッセージが表示される | 2.0 Rev2 | v2.2 |
| (Xilinx Answer 60051) | MIG 7 Series DDR3 - 「Unresolved modules」というエラー メッセージが表示されて VCS シミュレーションを実行できない | 2.0 Rev3 | v2.2 |
| (Xilinx Answer 58667) | MIG 7 Series - MIG 7 Series コアの生成で sys_clk が No Buffer に指定されると Out of Context (OOC) フローが合成中にエラーになる | v1.9 | v2.2 |
| (Xilinx Answer 60000) | MIG 7 Series - Artix-7 - xq7a200t デバイスに対して MIG 7 Series が開かない | 2.0 Rev3 | v2.1 |
| (Xilinx Answer 59517) | MIG 7 Series - サンプル デザインを実行すると、無効な始点が原因の [Constraints 18-402] という警告メッセージが表示される | 2.0 Rev2 | v2.1 |
| (Xilinx Answer 58634) | MIG 7 Series - VCS シミュレーションですべての VHDL デザインに対してエラーが発生する | 2.0 Rev1 | v2.1 |
| (Xilinx Answer 57782) | MIG 7 Series DDR3 - ZC706 リファレンス デザインの sys_clk タイプに関する問題 | 2.0 Rev1 | v2.1 |
| (Xilinx Answer 59632) | MIG 7 Series - XC7A35T および XC7A50T デバイスの 2013.4 でのサポートについて | 2.0 Rev2 | 2.0 Rev3 |
| (Xilinx Answer 59714) | MIG 7 Series - Vivado で MIG コアを再カスタマイズすると一部のファイルが削除され、再生成される | 2.0 Rev2 | 2.0 Rev3 |
| (Xilinx Answer 59515) | MIG 7 Series - Vivado で正しい VHDL インスタンシエーション テンプレートが生成されない | 2.0 Rev2 | 2.0 Rev3 |
| (Xilinx Answer 59606) | MIG 7 Series DDR3 - Vivado シミュレータでのシミュレーションで「ERROR: [VRFC 10-51] string is an unknown type」というエラー メッセージが表示される | 2.0 Rev2 | 2.0 Rev3 |
| (Xilinx Answer 58647) | MIG 7 Series DDR3 - 150 MHz 入力クロック周波数がドロップダウン リストに表示されない | 2.0 Rev2 | 2.0 Rev3 |
| (Xilinx Answer 58894) | MIG 7 Series DDR3 - 8 Gb パーツを選択した場合の IP 生成エラー メッセージ | 2.0 Rev2 | 2.0 Rev3 |
| (Xilinx Answer 58668) | MIG 7 Series - XSim を使用した MIG サンプル デザインのシミュレーションは Vivado の GUI から実行する必要あり(スクリプトは提供されるがスタンドアロンはサポートされない) | 2.0 Rev2 | 2.0 Rev3 |
| (Xilinx Answer 58666) | MIG 7 Series DDR3L - MIG の GUI で Kintex-7 FBG -1 スピード グレードに対して DS182 の仕様 (333 MHz/667 Mbps) よりも大きい値 (400MHz) が設定できてしまう | 2.0 Rev1 | 2.0 Rev3 |
| (Xilinx Answer 57221) | MIG 7 Series DDR3 RDIMM - RC3/4/5 の設定が DRAM ロードが 8 以上の場合に不適切 | 2.0 | 2.0 Rev3 |
| (Xilinx Answer 56387) | MIG 7 Series - 複数のクロック ドメインを使用するとすべてのインターフェイスで VIO/ILA 2.0 内にタイミング エラーが発生する | 2.0 | 2.0 Rev3 |
| (Xilinx Answer 57037) | MIG 7 Series - Vivado DCP フローは MIG IP ではサポートされない | 2.0 Rev1 | 2.0 Rev2 |
| (Xilinx Answer 58172) | MIG 7 Series DDR3/DDR2 のデザイン アドバイザリ - MIG で -2 および -1 スピード グレードをターゲットとする 2:1 (ハーフレート) DDR3/DDR2 コントローラー デザインの最大周波数が正しくない(データシートの仕様が正しい) | 2.0 Rev1 | 2.0 Rev2 |
| (Xilinx Answer 58855) | MIG 7 Series DDR3/DDR2 - MIG が IP インテグレーターブロック図で生成された場合 AXI アドレス幅が正しくない | 2.0 | 2.0 Rev2 |
| (Xilinx Answer 57657) | MIG 7 Series - XPS で作成された mig.prj が Vivado ツールに正しく読み込まれない | 2.0 | 2.0 Rev1 |
| (Xilinx Answer 56385) | MIG 7 Series DDR3 - 大型の SSI デバイスを使用するとタイミング エラーが発生することがある | 2.0 | 2.0 Rev1 |
| (Xilinx Answer 57662) | MIG 7 Series AXI、ECC イネーブル、4:1 - dbg_rddata_r の幅が dbg_rddata の半分となる | 2.0 | 2.0 Rev1 |
| (Xilinx Answer 57279) | MIG 7 Series DDR3 RDIMM - RC1 のクロック ドライバー イネーブル設定により初期化エラーになることがある | 2.0 | 2.0 Rev1 |
| (Xilinx Answer 57338) | MIG 7 Series DDR3 - VHDL のみ - T0、T1、T2 に Addr/Cont グループ、T3 にデータ グループを含むバンクがピン配置にあると、書き込みキャリブレーション中にエラーが発生する | 1.9 | 2.0 Rev1 |
| (Xilinx Answer 55015) | MIG 7 Series DDR3 - デバッグ コアで dbg_dqs VIO の選択が mux_rd_rise/fall 信号に接続されていない | 1.8a | 2.0 Rev1 |
| (Xilinx Answer 54710) | MIG 7 Series - DDR3 - 読み出し-変更-書き込みの操作でコントローラーが停止する | 1.8.a | 2.0 Rev1 |
| (Xilinx Answer 57758) | MIG 7 Series DDR3/DDR2 - Vivado インプリメンテーションで MMCM クロック pll_clk3 への PLL がバックボーン配線に配置され、異なるバンクから駆動される sys_clk が必要な配線を使用できなくなる | 1.7a | 2.0 Rev1 |
| (Xilinx Answer 54918) | MIG 7 Series DDR3 - アンサー 53420 からパッチをインストールすると OCLKDELAY キャリブレーションの ChipScope デバッグ信号の接続が古くなる | 1.7a | 2.0 Rev1 |
| (Xilinx Answer 57436) | MIG 7 Series DDR3 - シングル ランク DDR3 RDIMM にチップ セレクト (CS_n) ピンが 1 本しかなく SPD レジスタがプログラムされない (実際 CS_n ピンは 2 本必要) | 1.7 | 2.0 Rev1 |
| (Xilinx Answer 55531) | MIG 7 Series v1.9 DDR3/DDR2 のデザイン アドバイザリ - PRBS キャリブレーション結果が適用されない (RTL のアップデートが必要) | 1.9.a | 2.0 |
| (Xilinx Answer 55165) | Vivado インプリメンテーション - MAX_FANOUT 属性の信号が重複しているため MIG コアのデバイス使用率が高くなり、MAX_FANOUT 属性の設定されている信号でタイミング違反が発生する | 1.9.a | 2.0 |
| (Xilinx Answer 55192) | MIG 7 Series - Vivado Design Suite での ChipScope ツールの使用 | 1.9.a | 2.0 |
| (Xilinx Answer 58307) | MIG 7series - IP インテグレーター ブロック デザインの Interrupt 信号が誤って入力となっている | 1.9 | 2.0 |
| (Xilinx Answer 55013) | MIG 7 Series DDR3 - 1.35V/1.5V パーツで 1.5V オプションを使用すると、スピード グレード -2 の FPGA デザインでデュアル ランク DIMM に対して 80 0 MHz を選択できない | 1.8.a | 2.0 |
| (Xilinx Answer 55011) | MIG 7 Series DDR3 - PRBS リード レベリングのデバッグ信号が dbg_dqs VIO 制御に接続されていない | 1.8a | 2.0 |
| (Xilinx Answer 53433) | MIG 7 Series DDR3/DDR2 - MAX_FANOUT 属性が処理されない | 1.8.a | 2.0 |
| (Xilinx Answer 53435) | MIG 7 Series DDR3/DDR2 - u_ddr_mc_phy にある約 533 MHz 周波数で実行している 2:1 デザインでタイミング違反が発生する可能性がある | 1.8.a | 2.0 |
| (Xilinx Answer 54384) | MIG 7 Series DDR3 - sim_tb_top.v で DATA_PATTERN を変更した場合に正しいパターンが生成されない | 1.8.a | 2.0 |
| (Xilinx Answer 55056) | MIG 7 Series DDR2/DDR3 - AXI インターフェイス イネーブル - 読み出しコマンドまたは書き込みコマンドを続けて受信すると、ユーザー インターフェイスのバースト間にバブル/ギャップができる | 1.8.a | 2.0 |
| (Xilinx Answer 55060) | MIG 7 Series DDR3/DDR2、AXI インターフェイスはイネーブル - コントローラーで読み出しが終了する前に書き込みコマンドが処理される. | 1.8.a | 2.0 |
| (Xilinx Answer 55134) | MIG 7 Series - すべてのインターフェイスで pll_locked はリセット構造に接続されているが mmcm_locked は接続されていない | 1.5 | 2.0 |
表 5: MIG 7 Series LPDDR2
| アンサー | タイトル | 問題の発生したバージョン | 修正バージョン |
|---|---|---|---|
| (Xilinx Answer 69313) | MIG 7 Series - DDR3、DDR3L、または LPDDR2 インターフェイスのある Artix-7 または Spartan-7 デバイスのデフォルト MIG パラメーターを変更すると通知メッセージが表示される | 4.0 rev3 | なし |
| (Xilinx Answer 66140) | MIG 7 Series (LPDDR2) - インスタンシエーション テンプレートおよび最上位ファイルに正しくないビット幅の app_wdf_mask 信号が表示される | 2.4 Rev1 | 3.0 |
| (Xilinx Answer 63853) | MIG 7 Series - LPDDR2 - -1Q Artix パーツの最大データ レートが正しくない | 2.2 | 2.3 |
| (Xilinx Answer 63859) | MIG 7 Series - LPDDR2 - MIG デザインをシミュレーションするとシミュレーション エラーが発生する | 2.1 | 2.3 Rev1 |
| (Xilinx Answer 63854) | MIG 7 Series - LPDDR2 - MIG の Micron パーツ番号と Micron ウェブサイトの番号が同じではないものがある | 2.2 | 2.3 Rev1 |
| (Xilinx Answer 63640) | MIG 7 Series - [No Buffer] オプションを選択した場合 sys_clk および ref_clk に create_clock クロック制約を手動で追加する必要がある | 2.3 | なし |
| (Xilinx Answer 63227) | MIG 7 Series - [No buffer] オプションでは clk_ref_i に 200 MHz が常に必要で、300 MHz または 400 MHz に対しては追加の MMCM がインスタンシエートされる | 2.3 | 2.3 Rev1 |
| (Xilinx Answer 61705) | MIG 7 Series - funcsim.v/.vhdl 構造シミュレーション モデルはサポートされない | 2.1 | なし |
| (Xilinx Answer 60822) | MIG 7 Series - GUI の [User Guide] ボタンをクリックすると「PDF viewer not found: Could not open Acrobat Reader」というポップアップ エラー メッセージが表示される | 2.0 Rev3 | 2.3 |
| (Xilinx Answer 58621) | MIG 7 Series - 複数の MIG IP が同じプロジェクトに追加されるとクリティカル警告が表示される | 2.0 Rev1 | 未修正 |
| (Xilinx Answer 60952) | MIG 7 Series - 固定ピン配置モードでのピン配置検証では複数のコントローラーに対するチェックが実行されない | 2.0 | 未修正 |
| (Xilinx Answer 61805) | MIG 7 Series - メモリの動作周波数が 200 MHz のとき、位相検出で LPDDR2 キャリブレーション エラーが発生する | 2.1 | 2.3 Rev1 |
| (Xilinx Answer 61521) | MIG 7 Series - CSG325 パッケージをターゲットとしていると幅が 8 ビットを超えるインターフェイスを生成できない | 2.1 | v2.2 |
| (Xilinx Answer 60990) | MIG 7 Series - Artix オートモーティブ パーツでピン互換機能が機能しない | 2.0 Rev3 | v2.2 |
| (Xilinx Answer 60958) | MIG 7 Series - [Verify Pin Changes and Update Design] を実行中に有効なピン配置が検証できず、「Memory interface signals should be selected in consecutive banks」というエラー メッセージが表示される | 2.0 Rev3 | v2.2 |
| (Xilinx Answer 60480) | MIG 7 Series - CLOCK_DEDICATED_ROUTE が BACKBONE に設定されていてもバックボーン リソースが使用されないと「ERROR: [Drc 23-20]」というエラー メッセージが表示される | 2.0 Rev2 | v2.2 |
| (Xilinx Answer 60166) | MIG 7 Series LPDDR2 - 「[Route 35-54] Net: is not completely routed」というエラー メッセージが表示される | 2.0 Rev2 | 2.1 |
| (Xilinx Answer 59517) | MIG 7 Series - サンプル デザインを実行すると、無効な始点が原因の [Constraints 18-402] という警告メッセージが表示される | 2.0 Rev2 | 2.1 |
| (Xilinx Answer 58634) | MIG 7 Series - VCS シミュレーションですべての VHDL デザインに対してエラーが発生する | 2.0 Rev1 | 2.1 |
| (Xilinx Answer 59632) | MIG 7 Series - XC7A35T および XC7A50T デバイスの 2013.4 でのサポートについて | 2.0 Rev2 | 2.0 Rev3 |
| (Xilinx Answer 59714) | MIG 7 Series - Vivado で MIG コアを再カスタマイズすると一部のファイルが削除され、再生成される | 2.0 Rev2 | 2.0 Rev3 |
| (Xilinx Answer 59515) | MIG 7 Series - Vivado で正しい VHDL インスタンシエーション テンプレートが生成されない | 2.0 Rev2 | 2.0 Rev3 |
| (Xilinx Answer 58668) | MIG 7 Series - XSim を使用した MIG サンプル デザインのシミュレーションは Vivado の GUI から実行する必要あり(スクリプトは提供されるがスタンドアロンはサポートされない) | 2.0 Rev2 | 2.0 Rev3 |
| (Xilinx Answer 56387) | MIG 7 Series - 複数のクロック ドメインを使用するとすべてのインターフェイスで VIO/ILA 2.0 内にタイミング エラーが発生する | 2.0 | 2.0 Rev3 |
| (Xilinx Answer 57037) | MIG 7 Series - Vivado DCP フローは MIG IP ではサポートされない | 2.0 Rev1 | 2.0 Rev2 |
| (Xilinx Answer 55536) | MIG 7 Series LPDDR2 のデザイン アドバイザリ - MIG で [Verify Pin Changes and Update Design] または [Fixed Pin-Out] フローを使用した場合に CK/CK# ペアの間違った配置が許容される(資料と [New Design] フローが正しい) | 1.9a | 2.0 |
表 6 : MIG 7 Series QDRII+ SRAM
次の表に、MIG 7 Series QDRII+ SRAM の既知の問題を示します。
注記: [問題の発生したバージョン] 列は、問題が最初に見つかったバージョンを示しています。問題はそれ以前のバージョンでも発生していた可能性がありますが、以前のバージョンではそれを検証するテストは実行されていません。
| アンサー | タイトル | 問題の発生したバージョン | 修正バージョン |
|---|---|---|---|
| (Xilinx Answer 65606) | MIG 7 Series QDRII+、RLDRAM2、RLDRAM3 で Vref サイト割り当てに関する無効なエラー メッセージが表示される | 2.4 | v3.0 |
| (Xilinx Answer 65414) | MIG 7 Series QDRII+、RLDRAM3、RLDRAM2 のデザイン アドバイザリ - Vivado 2015.3 に含まれる MIG 7 Series v2.4 のキャリブレーション アップデートにより書き込みおよび読み出しマージンが増加 | 2.3 | v2.4 |
| (Xilinx Answer 63640) | MIG 7 Series - [No Buffer] オプションを選択した場合 sys_clk および ref_clk に create_clock クロック制約を手動で追加する必要がある | 2.3 | なし |
| (Xilinx Answer 63227) | MIG 7 Series - [No buffer] オプションでは clk_ref_i に 200 MHz が常に必要で、300 MHz または 400 MHz に対しては追加の MMCM がインスタンシエートされる | 2.3 | v2.3 Rev1 |
| (Xilinx Answer 60990) | MIG 7 Series - Artix オートモーティブ パーツでピン互換機能が機能しない | 2.0 Rev3 | v2.2 |
| (Xilinx Answer 60958) | MIG 7 Series - [Verify Pin Changes and Update Design] を実行中に有効なピン配置が検証できず、「Memory interface signals should be selected in consecutive banks」というエラー メッセージが表示される | 2.0 Rev3 | v2.2 |
| (Xilinx Answer 60868) | MIG 7 Series QDRII+ - 無効なクロック周期に関する警告メッセージ | 2.0 Rev3 | v2.1 |
| (Xilinx Answer 60822) | MIG 7 Series - GUI の [User Guide] ボタンをクリックすると「PDF viewer not found: Could not open Acrobat Reader」というポップアップ エラー メッセージが表示される | 2.0 Rev3 | v2.2 |
| (Xilinx Answer 60480) | MIG 7 Series - CLOCK_DEDICATED_ROUTE が BACKBONE に設定されていてもバックボーン リソースが使用されないと「ERROR: [Drc 23-20]」というエラー メッセージが表示される | 2.0 Rev2 | v2.22.2 |
| (Xilinx Answer 60346) | MIG 7 Series QDRII+ - 2 つの CQ/CQ# ペアの同じバンクへの配置を回避できない | 2.0 Rev2 | v2.1 |
| (Xilinx Answer 59517) | MIG 7 Series - サンプル デザインを実行すると、無効な始点が原因の [Constraints 18-402] という警告メッセージが表示される | 2.0 Rev2 | v2.1 |
| (Xilinx Answer 58668) | MIG 7 Series - XSim を使用した MIG サンプル デザインのシミュレーションは Vivado の GUI から実行する必要あり(スクリプトは提供されるがスタンドアロンはサポートされない) | 2.0 Rev2 | v2.12.1 |
| (Xilinx Answer 58634) | MIG 7 Series - VCS シミュレーションですべての VHDL デザインに対してエラーが発生する | 2.0 Rev1 | なし |
| (Xilinx Answer 58621) | MIG 7 Series - 複数の MIG IP が同じプロジェクトに追加されるとクリティカル警告が表示される | 2.0 Rev1 | なし |
| (Xilinx Answer 60952) | MIG 7 Series - 固定ピン配置モードでのピン配置検証では複数のコントローラーに対するチェックが実行されない | 2.0 | なし |
| (Xilinx Answer 56387) | MIG 7 Series - 複数のクロック ドメインを使用するとすべてのインターフェイスで VIO/ILA 2.0 内にタイミング エラーが発生する | 2.0 | v2.0 Rev 3 |
| (Xilinx Answer 54338) | MIG 7 Series QDRII+/RLDRAMII/3 - ILOGIC/OLOGIC の接続に関する PDRC-25 アドバイザリ メッセージ | 1.8.a | 修正の予定なし |
| (Xilinx Answer 57760) | MIG 7 Series QDRII+ - エッジが検出されなくてもステージ 1 のキャリブレーションが常にパスする | 1.6 | なし |
| (Xilinx Answer 61705) | MIG 7 Series - funcsim.v/.vhdl 構造シミュレーション モデルはサポートされない | 2.1 | なし |
| (Xilinx Answer 57437) | MIG 7 Series QDRII+ - シミュレーションで SIM_BYPASS_INIT_CAL="SKIP" はサポートされない | 2.0 | なし |
| (Xilinx Answer 55129) | MIG 7 Series + - バースト長 (BL) = 2、データ幅 = 18 という設定のデザインの Cypress メモリ モデルでシミュレーション エラーが発生する | 1.5 | なし |
| (Xilinx Answer 62322) | Vivado 2013.3 で QDR/RLD メモリのデバッグ信号の個々のビットが表示されない | 2014.3 | 2014.4 |
| (Xilinx Answer 60126) | MIG 7 Series QDRII+ - ピン配置の検証で QDRII+ SRAM デザインの CK 配置が確認されない | 2.0 Rev3 | v2.1 |
| (Xilinx Answer 59632) | MIG 7 Series - XC7A35T および XC7A50T デバイスの 2013.4 でのサポートについて | 2.0 Rev2 | v2.0 Rev 3 |
| (Xilinx Answer 59714) | MIG 7 Series - Vivado で MIG コアを再カスタマイズすると一部のファイルが削除され、再生成される | 2.0 Rev2 | v2.0 Rev 3 |
| (Xilinx Answer 59515) | MIG 7 Series - Vivado で正しい VHDL インスタンシエーション テンプレートが生成されない | 2.0 Rev2 | v2.0 Rev 3 |
| (Xilinx Answer 58636) | MIG 7 Series QDRII+/RLDRAMII/3 - VCS および IES シミュレーションですべてのマルチコントローラー デザインに対してエラーが発生する | 2.0 Rev2 | v2.0 Rev 3 |
| (Xilinx Answer 57037) | MIG 7 Series - Vivado DCP フローは MIG IP ではサポートされない | 2.0 Rev1 | v2.0 Rev22.0 Rev2 |
| (Xilinx Answer 58195) | MIG 7 Series QDRII+ - Cypress 社のメモリ モデルを使用すると VCS および Vivado Simulator シミュレータの結果が正しくない | 2.0 Rev1 | v2.0 Rev22.0 Rev2 |
| (Xilinx Answer 57148) | MIG 7 Series QDRII+ - init_rd_cmd_d_reg[0] でのラッチの推論 | 2.0 | v2.0 Rev1 |
| (Xilinx Answer 56682) | MIG 7 Series QDRII+ - K/K# が書き込みデータと同じバイト レーンにない場合 x18 マルチコンポーネント デザインのライト キャリブレーションにエラーが発生する可能性がある | 2.0 | v2.0 Rev1 |
| (Xilinx Answer 55884) | MIG 7 Series QDRII+ - キャリブレーション中に pi_edge_adv が滞り、データ エラーが発生することがある | 1.9.a | v2.0 Rev1 |
| (Xilinx Answer 55602) | MIG 7 Series QDRII+ - Fixed Latency モードがオンになっているとデータ エラーが発生する | 1.7.a | v2.0 |
| (Xilinx Answer 55192) | MIG 7 Series - Vivado Design Suite での ChipScope ツールの使用 | 1.9a | v2.0 |
| (Xilinx Answer 54942) | MIG 7 Series QDRII+ - 4 バイトのアドレス/制御が使用されると ADDR_CTL_MAP パラメーターの幅が間違っている | 1.8.a | v2.0 |
| (Xilinx Answer 55134) | MIG 7 Series - すべてのインターフェイスで pll_locked はリセット構造に接続されているが mmcm_locked は接続されていない | 1.5 | v2.0 |
表 7: MIG 7 Series RLDRAMII
次の表に MIG 7 series RLDRAMII SDRAM の既知の問題を示します。
注記: [問題の発生したバージョン] 列は、問題が最初に見つかったバージョンを示しています。問題はそれ以前のバージョンでも発生していた可能性がありますが、以前のバージョンではそれを検証するテストは実行されていません。
| (Xilinx Answer 65606) | MIG 7 Series QDRII+、RLDRAM2、RLDRAM3 で Vref サイト割り当てに関する無効なエラー メッセージが表示される | 2.4 | v3.0 |
| (Xilinx Answer 67023) | MIG 7 Series RLDRAM3 - 読み出しレイテンシ (RL) が 12 以上の場合に書き込みキャリブレーション エラーが発生することがある | 2.4 | 4.1 |
| (Xilinx Answer 65414) | MIG 7 Series QDRII+、RLDRAM3、RLDRAM2 のデザイン アドバイザリ - Vivado 2015.3 に含まれる MIG 7 Series v2.4 のキャリブレーション アップデートにより書き込みおよび読み出しマージンが増加 | 2.3 | 2.4 |
| (Xilinx Answer 63640) | MIG 7 Series - [No Buffer] オプションを選択した場合 sys_clk および ref_clk に create_clock クロック制約を手動で追加する必要がある | 2.3 | なし |
| (Xilinx Answer 63227) | MIG 7 Series - [No buffer] オプションでは clk_ref_i に 200 MHz が常に必要で、300 MHz または 400 MHz に対しては追加の MMCM がインスタンシエートされる | 2.3 | v2.3 Rev1 |
| (Xilinx Answer 62159) | MIG 7 Series - RLDRAM2 コンフィギュレーションの一部に対し、IP を生成できない | 2.1 | 2.3 |
| (Xilinx Answer 60990) | MIG 7 Series - Artix オートモーティブ パーツでピン互換機能が機能しない | 2.0 Rev3 | v2.2 |
| (Xilinx Answer 60958) | MIG 7 Series - [Verify Pin Changes and Update Design] を実行中に有効なピン配置が検証できず、「Memory interface signals should be selected in consecutive banks」というエラー メッセージが表示される | 2.0 Rev3 | v2.2 |
| (Xilinx Answer 60822) | MIG 7 Series - GUI の [User Guide] ボタンをクリックすると「PDF viewer not found: Could not open Acrobat Reader」というポップアップ エラー メッセージが表示される | 2.0 Rev3 | 2.2 |
| (Xilinx Answer 61295) | MIG 7 Series RLDRAMII - x36 デザインで、QK/QK# クロックが間違ったデータ バイト グループをキャプチャする | 2.0 Rev2 | なし |
| (Xilinx Answer 60480) | MIG 7 Series - CLOCK_DEDICATED_ROUTE が BACKBONE に設定されていてもバックボーン リソースが使用されないと「ERROR: [Drc 23-20]」というエラー メッセージが表示される | 2.0 Rev2 | 2.2 |
| (Xilinx Answer 59517) | MIG 7 Series - サンプル デザインを実行すると、無効な始点が原因の [Constraints 18-402] という警告メッセージが表示される | 2.0 Rev2 | 2.1 |
| (Xilinx Answer 58668) | MIG 7 Series - XSim を使用した MIG サンプル デザインのシミュレーションは Vivado の GUI から実行する必要あり(スクリプトは提供されるがスタンドアロンはサポートされない) | 2.0 Rev2 | 2.1 |
| (Xilinx Answer 58634) | MIG 7 Series - VCS シミュレーションですべての VHDL デザインに対してエラーが発生する | 2.0 Rev1 | なし |
| (Xilinx Answer 58621) | MIG 7 Series - 複数の MIG IP が同じプロジェクトに追加されるとクリティカル警告が表示される | 2.0 Rev1 | なし |
| (Xilinx Answer 56387) | MIG 7 Series - 複数のクロック ドメインを使用するとすべてのインターフェイスで VIO/ILA 2.0 内にタイミング エラーが発生する | 2.0 | 2.0 Rev3 |
| (Xilinx Answer 60952) | MIG 7 Series - 固定ピン配置モードでのピン配置検証では複数のコントローラーに対するチェックが実行されない | 2.0 | なし |
| (Xilinx Answer 54338) | MIG 7 Series QDRII+/RLDRAMII/3 - ILOGIC/OLOGIC の接続に関する PDRC-25 アドバイザリ メッセージ | 1.8.a | なし |
| (Xilinx Answer 52390) | MIG 7 Series RLDRAM II/3 - example_top モジュールの user_addr の割り当てが間違っている | 1.7.a | なし |
| (Xilinx Answer 61705) | MIG 7 Series - funcsim.v/.vhdl 構造シミュレーション モデルはサポートされない | 2.1 | なし |
| (Xilinx Answer 56228) | MIG 7 Series RLDRAM II/3 - MIG IP をパッチ モードで生成すると「ERROR: [Place 30-109]」が表示されることがある | 1.9.a | なし |
| (Xilinx Answer 62322) | MIG 7 Series - Vivado 2013.3 では QDR/RLD メモリのデバッグ信号の個々のビットが表示されない | 2014.3 | 2014.4 |
| (Xilinx Answer 58636) | MIG 7 Series QDRII+/RLDRAMII/3 - VCS および IES シミュレーションですべてのマルチコントローラー デザインに対してエラーが発生する | 2.0 Rev2 | 2.0 Rev3 |
| (Xilinx Answer 59632) | MIG 7 Series - XC7A35T および XC7A50T デバイスの 2013.4 でのサポートについて | 2.0 Rev2 | 2.0 Rev3 |
| (Xilinx Answer 59714) | MIG 7 Series - Vivado で MIG コアを再カスタマイズすると一部のファイルが削除され、再生成される | 2.0 Rev2 | 2.0 Rev3 |
| (Xilinx Answer 59515) | MIG 7 Series - Vivado で正しい VHDL インスタンシエーション テンプレートが生成されない | 2.0 Rev2 | 2.0 Rev3 |
| (Xilinx Answer 57037) | MIG 7 Series - Vivado DCP フローは MIG IP ではサポートされない | 2.0 Rev1 | 2.0 Rev2 |
| (Xilinx Answer 56229) | MIG 7 Series RLDRAM II/3 - デバッグ ポートが有効になっていると MIG で生成されたマルチコントローラー用サンプル デザインでタイミング エラーが発生する可能性がある | 1.9.a | 2.0 Rev1 |
| (Xilinx Answer 55192) | MIG 7 Series - Vivado Design Suite での ChipScope ツールの使用 | 1.9.a | 2.0 |
| (Xilinx Answer 55937) | MIG 7 Series RLDRAM3 - ハードウェアでのデータ エラーを回避する初期化アップデート | 1.9 | 2.0 |
| (Xilinx Answer 55146) | MIG 7 Series RLDRAM II - Vivado インプリメンテーションでネット遅延が大きいためにタイミング エラーが発生する | 1.9.a | 2.0 |
| (Xilinx Answer 55138) | MIG 7 Series RLDRAM II - MIG GUI でピン配置を検証するとデータ マスク ピン割り当てに対し間違ったエラー メッセージが表示される | 1.9.a | 2.0 |
| (Xilinx Answer 55136) | MIG 7 Series RLDRAM II - u_phy_write_init_sm/rst_clk_sync_r パスでタイミング違反が発生する | 1.9 | 2.0 |
| (Xilinx Answer 55134) | MIG 7 Series - すべてのインターフェイスで pll_locked はリセット構造に接続されているが mmcm_locked は接続されていない | 1.5 | 2.0 |
表 8 : MIG 7 Series RLDRAM3
次の表に、MIG 7 Series RLDRAM3 SDRAM の既知の問題を示します。
注記: [問題の発生したバージョン] 列は、問題が最初に見つかったバージョンを示しています。問題はそれ以前のバージョンでも発生していた可能性がありますが、以前のバージョンではそれを検証するテストは実行されていません。
| (Xilinx Answer 67023) | MIG 7 Series RLDRAM3 - 読み出しレイテンシ (RL) が 12 以上の場合に書き込みキャリブレーション エラーが発生することがある | 2.4 | 4.1 |
| (Xilinx Answer 65606) | MIG 7 Series QDRII+、RLDRAM2、RLDRAM3 で Vref サイト割り当てに関する無効なエラー メッセージが表示される | 2.4 | v3.0 |
| (Xilinx Answer 65414) | MIG 7 Series QDRII+、RLDRAM3、RLDRAM2 のデザイン アドバイザリ - Vivado 2015.3 に含まれる MIG 7 Series v2.4 のキャリブレーション アップデートにより書き込みおよび読み出しマージンが増加 | 2.3 | 2.4 |
| (Xilinx Answer 63640) | MIG 7 Series - [No Buffer] オプションを選択した場合 sys_clk および ref_clk に create_clock クロック制約を手動で追加する必要がある | 2.3 | なし |
| (Xilinx Answer 63227) | MIG 7 Series - [No buffer] オプションでは clk_ref_i に 200 MHz が常に必要で、300 MHz または 400 MHz に対しては追加の MMCM がインスタンシエートされる | 2.3 | v2.3 Rev1 |
| (Xilinx Answer 60992) | MIG 7 Series RLDRAM3 - シミュレーション - メモリ モデルの問題によりキャリブレーションがエラーになる | 2.0 Rev3 | なし |
| (Xilinx Answer 60990) | MIG 7 Series - Artix オートモーティブ パーツでピン互換機能が機能しない | 2.0 Rev3 | v2.2 |
| (Xilinx Answer 60958) | MIG 7 Series - [Verify Pin Changes and Update Design] を実行中に有効なピン配置が検証できず、「Memory interface signals should be selected in consecutive banks」というエラー メッセージが表示される | 2.0 Rev3 | v2.2 |
| (Xilinx Answer 60822) | MIG 7 Series - GUI の [User Guide] ボタンをクリックすると「PDF viewer not found: Could not open Acrobat Reader」というポップアップ エラー メッセージが表示される | 2.0 Rev3 | 2.2 |
| (Xilinx Answer 60845) | MIG 7 Series RLDRAM3 のデザイン アドバイザリ - 合成およびインプリメンテーションで SIM_BYPASS_INIT_CAL が間違って FAST に設定される | 2.0 Rev2 | 2.2 |
| (Xilinx Answer 60480) | MIG 7 Series - CLOCK_DEDICATED_ROUTE が BACKBONE に設定されていてもバックボーン リソースが使用されないと「ERROR: [Drc 23-20]」というエラー メッセージが表示される | 2.0 Rev2 | 2.2 |
| (Xilinx Answer 59517) | MIG 7 Series - サンプル デザインを実行すると、無効な始点が原因の [Constraints 18-402] という警告メッセージが表示される | 2.0 Rev2 | 2.1 |
| (Xilinx Answer 58668) | MIG 7 Series - XSim を使用した MIG サンプル デザインのシミュレーションは Vivado の GUI から実行する必要あり(スクリプトは提供されるがスタンドアロンはサポートされない) | 2.0 Rev2 | 2.1 |
| (Xilinx Answer 58634) | MIG 7 Series - VCS シミュレーションですべての VHDL デザインに対してエラーが発生する | 2.0 Rev1 | なし |
| (Xilinx Answer 58621) | MIG 7 Series - 複数の MIG IP が同じプロジェクトに追加されるとクリティカル警告が表示される | 2.0 Rev1 | なし |
| (Xilinx Answer 58562) | MIG 7 Series RLDRAM3 - tWTR カウンター ロジックによりコントローラーが停止する | 2.0 Rev1 | 2.0 Rev3 |
| (Xilinx Answer 60952) | MIG 7 Series - 固定ピン配置モードでのピン配置検証では複数のコントローラーに対するチェックが実行されない | 2.0 | なし |
| (Xilinx Answer 56387) | MIG 7 Series - 複数のクロック ドメインを使用するとすべてのインターフェイスで VIO/ILA 2.0 内にタイミング エラーが発生する | 2.0 | 2.0 Rev3 |
| (Xilinx Answer 55419) | MIG 7 Series、RLDRAM3 - 余分なアドレス ビット | 1.8.a | なし |
| (Xilinx Answer 54338) | MIG 7 Series QDRII+/RLDRAMII/3 - ILOGIC/OLOGIC の接続に関する PDRC-25 アドバイザリ メッセージ | 1.8.a | なし |
| (Xilinx Answer 52390) | MIG 7 Series RLDRAM II/3 - example_top モジュールの user_addr の割り当てが間違っている | 1.7.a | なし |
| (Xilinx Answer 52231) | MIG 7 Series RLDRAM 3 - データ マスク (DM) ピンを対応するデータ バイトと同じバイト レーンに配置する必要あり | 1.7.a | なし |
| (Xilinx Answer 61705) | MIG 7 Series - funcsim.v/.vhdl 構造シミュレーション モデルはサポートされない | 2.1 | なし |
| (Xilinx Answer 56228) | MIG 7 Series RLDRAM II/3 - MIG IP をパッチ モードで生成すると「ERROR: [Place 30-109]」が表示されることがある | 1.9.a | なし |
| (Xilinx Answer 62322) | Vivado 2013.3 で QDR/RLD メモリのデバッグ信号の個々のビットが表示されない | 2014.3 | 2014.4 |
| (Xilinx Answer 59632) | MIG 7 Series - XC7A35T および XC7A50T デバイスの 2013.4 でのサポートについて | 2.0 Rev2 | 2.0 Rev3 |
| (Xilinx Answer 59714) | MIG 7 Series - Vivado で MIG コアを再カスタマイズすると一部のファイルが削除され、再生成される | 2.0 Rev2 | 2.0 Rev3 |
| (Xilinx Answer 59515) | MIG 7 Series - Vivado で正しい VHDL インスタンシエーション テンプレートが生成されない | 2.0 Rev2 | 2.0 Rev3 |
| (Xilinx Answer 57037) | MIG 7 Series - Vivado DCP フローは MIG IP ではサポートされない | 2.0 Rev1 | 2.0 Rev2 |
| (Xilinx Answer 58636) | MIG 7 Series QDRII+/RLDRAMII/3 - VCS および IES シミュレーションですべてのマルチコントローラー デザインに対してエラーが発生する | 2.0 Rev2 | 2.0 Rev3 |
| (Xilinx Answer 58635) | MIG 7 Series RLDRAM3 - Vivado ツールからシミュレーションを実行するとエラーが発生する | 2.0 Rev1 | 2.0 Rev3 |
| (Xilinx Answer 58620) | MIG 7 Series RLDRAM3 - メモリ モデルが古い | 2.0 Rev1 | 2.0 Rev3 |
| (Xilinx Answer 57868) | MIG 7 Series RLDRAM3 - アドレス 0 に対して書き込みコマンドに続いて読み出しコマンドが発行されると、メモリ コントローラーが停止する | 1.9.a | 2.0 Rev1 |
| (Xilinx Answer 56229) | MIG 7 Series RLDRAM II/3 - デバッグ ポートが有効になっていると MIG で生成されたマルチコントローラー用サンプル デザインでタイミング エラーが発生する可能性がある | 1.9.a | 2.0 Rev1 |
| (Xilinx Answer 56217) | MIG 7 Series RLDRAM 3 - バス切り替え時間の短縮 | 1.8.a | 2.0 |
| (Xilinx Answer 56216) | MIG 7 Series - DM および内部 Vref が有効になっていると RLDRAM3 では T0 または T3 バイト グループにデータを配置できない | 1.9.a | 2.0 |
| (Xilinx Answer 55192) | MIG 7 Series - Vivado Design Suite での ChipScope ツールの使用 | 1.9.a | 2.0 |
| (Xilinx Answer 55134) | MIG 7 Series - すべてのインターフェイスで pll_locked はリセット構造に接続されているが mmcm_locked は接続されていない | 1.5 | 2.0 |
改訂履歴
| 2021/01/08 | 2020.2 用にアップデート。AR#75449 を追加。AR#68897 を Vivado 2020.1 で修正済みにアップデート。 |
| 2020/05/21 | 2020.1 用にアップデート |
| 2019/12/09 | 2019.2 用にアップデート |
| 2019/08/27 | AR#68897 を追加 |
| 2019/05/02 | 2019.1 用に IP のバージョンをアップデート。AR#71898 を追加。 |
| 2018/07/16 | 2017.3、2017.4、2018.1、2018.2、2018.3 用に IP のバージョンをアップデート。UG973 へのリンクを修正 |
| 2017/06/14 | 2017.2 用にアップデートし、69313 を追加 |
| 2017/05/03 | 重複していた AR#63178 を削除 |
| 2017/04/25 | 2017.1 用にアップデート |
| 2017/02/08 | AR#51456 を追加 |
| 2016/06/09 | 2016.2 リリース用にアップデート |
| 2015/02/19 | AR#63640 を追加 |
| 2015/01/23 | AR#62891 を追加 |
| 2015/01/19 | AR#63227 および AR#63178 を追加 |
| 2014/10/14 | AR#62322 を追加 |
| 2014/10/14 | AR#62322 を追加 |
| 2014/06/18 | 2014.2 リリース用にアップデート |
| 2014/05/05 | AR#60527 を追加 |
| 2014/04/16 | 2014.1 リリース用にアップデート |
| 2014/01/31 | AR#59284 を追加 |
| 2013/12/18 | 2013.4 リリース用にアップデート |
| 2013/11/06 | AR#58172 を追加 |
| 2013/10/23 | AR#52390、AR#57756、AR#57758、および AR#57760 を追加 |
| 2013/08/28 | AR#57221 を追加 |
| 2013/08/16 | AR#57148 を追加 |
| 2013/07/11 | AR#56682 を追加 |
| 2013/07/02 | AR#55013 を追加 |
| 2013/04/18 | AR#55165 を追加 |
| 2013/04/15 | AR#55531 および AR#55536 を追加 |
| 2013/04/03 | 初版 |
| Answer Number | アンサータイトル | 問題の発生したバージョン | 修正バージョン |
|---|---|---|---|
| 60995 | MIG 7 Series - UG586 - CKE_ODT_BYTE_MAP、CKE_MAP、および ODT_MAP 属性 | N/A | N/A |
| 63854 | MIG 7 Series - LPDDR2 - MIG の Micron パーツ番号と Micron ウェブサイトの番号が同じではないものがある | N/A | N/A |
| 63859 | MIG - 7 Series - LPDDR2 - MIG デザインをシミュレーションするとシミュレーション エラーが発生する | N/A | N/A |