UPGRADE YOUR BROWSER

We have detected your current browser version is not the latest one. Xilinx.com uses the latest web technologies to bring you the best online experience possible. Please upgrade to a Xilinx.com supported browser:Chrome, Firefox, Internet Explorer 11, Safari. Thank you!

このページをブックマークに追加

AR# 54195

Zynq-7000 SoC のデザイン アドバイザリ - VCCPLL の扱い

説明

プロダクション デバイスは低消費電力機能を備えており、ブート ROM にはブート時の電圧の問題を検知する新しいチェックがあります。そのため、ごくわずかなデザインではありますが、エンジニアリング サンプル (ES) でブートしてもプロダクション デバイスではしない可能性があります。  

VCCPLL ドメインの電源インテグリティにより、次の条件下でブート操作が完了しないことがあります。

  • 1.8V での PS MIO バンク 500 操作 (MIO[7]=1b1)
  • PLL が有効 (MIO[6]=1b0)

この問題は、低電圧モードの場合に PS PLL が無効になっており、いずれかの時点で 3 つの PS PLL のうち 2 つ以上が同時に有効になると発生することがあります。これは、PS PLL が有効になり、ロックが開始されると、VCCPLL 上で電流引き込みが増加するため発生します (mA の範囲)。電流引き込み周波数は、PLL 基準クロック周波数 (30 ~ 60MHz) です。

ソリューション

VCCPLL の公称電圧は 1.8V で、3 つの PS PLL および追加のアナログ回路に電源を供給します。個別に電源を供給するか、VCCPAUX 電源から供給できます。VCCPAUX から電源を供給する場合、VCCPLL を 120 オーム、100MHz、サイズ 0603 フェライト ビーズおよび 10uF 以上のサイズ 0603 デカップリング キャパシタでフィルターする必要があります。どちらの場合も、0.47uF ~ 4.7uF 0402 キャパシタを VCCPLL BGA ビアの近くに配置します。

また、VCCPLL 電源の PCB 構造を注意深く管理する必要があります。10 F 0603 キャパシタと VCCPLL BGA ボールの間に推奨される接続は、幅が 80 ミル (2mm) 以上、長さが 3,000 ミル (76mm) 未満の planelet です。planelet を使用できない場合は、インピーダンスが 40 オーム以下、長さが 2,000 ミル (50.8mm) 未満のトレースを使用します。また、0.47uF ~ 4.7uF 0402 または 0201 キャパシタでは、キャパシタから隣接する VCCPLL および GND BGA ビアへの PCB トレース長が合計で 200 ミル (5.1mm) 未満になるようにする必要があります。

詳細は、UG933 v1.3 またはそれ以降のバージョンを参照してください。

アンサー レコード リファレンス

マスター アンサー レコード

Answer Number アンサータイトル 問題の発生したバージョン 修正バージョン
47915 Zynq-7000 AP SoC デバイスのデザイン アドバイザリのマスター アンサー N/A N/A
AR# 54195
日付 06/09/2013
ステータス アクティブ
種類 デザイン アドバイザリ
デバイス
  • SoC
  • XA Zynq-7000
  • Zynq-7000