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AR# 54276

制約 : クロック リソースからの非同期パスに制約を設定する方法

説明

クリア (CLR)、チップ イネーブル (CE) など、クロック リソースからの信号が、タイミング レポートでレポートされていません。

これらの信号への非同期パスに制約を設定するにはどうしたらよいでしょうか。

ソリューション

これらのパスに制約を設定することは可能で、次の方法があります。

  1. TPSYNC (Timing Point Synchronization) を使用。
    これはタイミング解析のあるポイント、または複数ポイントのまとまりをフラグする制約です。
    NET/INSTANCE または PIN に直接使用することができ、また、プリミティブの出力に適用する場合は、その入力すべてが自動的に選択されます。
    UCF 構文 :
    NET/INSTANCE/PIN  "net/instance/pin name" TPSYNC = identifier
    ;
        TIMESPEC TS01 = TO tpsync_identifer value units;
    識別子がほかのエレメントと使用される場合は、タイミング解析で、それらをすべてまとめて制約が設定されます。

  2. TPSYNC が機能しないような場合は、最大遅延 (MAXDELAY) を使用することも可能です。
    この制約は、ネットに設定可能な最大遅延を定義します。
    これは BUFR などのクロック リソースの一部で見られるケースです。
    こうしたケースでは、テクノロジ特性化が行われていないため、タイミング レポートで CLR および CE ピンに接続されているパスが認識されず、MAXDELAY を使用する必要があります。 
    UCF 構文 : NET "net name" MAXDELAY = value units; 


これらの制約の詳細は、『制約ガイド』 (UG625) を参照してください。

AR# 54276
作成日 02/21/2013
最終更新日 01/07/2015
ステータス アクティブ
タイプ Design_Advisory
デバイス
  • FPGA デバイス ファミリ
ツール
  • ISE Design Suite