このアンサーは、CPRI LogiCORE IP コアのリリース ノートで、次の内容を含みます。
このリリース ノートおよび既知の問題は、Vivado 2013.1 以降のツール バージョンで生成されたコアを対象としています。
過去の既知の問題および ISE のサポート情報は、『IP リリース ノート ガイド』 (XTP025) を参照してください。
CPRI LogiCORE IP ページ:
https://japan.xilinx.com/content/xilinx/ja/products/intellectual-property/do-di-cpri.html
ザイリンクス フォーラム:
テクニカル サポートは、ザイリンクス フォーラムのネットワーキングおよびコネクティビティ ボードをご活用ください。ザイリンクス フォーラムを利用すると、問題解決に役立ちます。
ザイリンクス コミュニティに質問したり、ザイリンクス エキスパートと協力したりして、ソリューションを見つけ出すことができます。
一般情報
サポートされるデバイスは、次の場所から確認できます。
CPRI ハードウェア デモ デザイン
KC705、VC709、ZC706、AC701、KCU105、VCU108、VCU118 および ZCU102 ボードは、CPRI デモ デザインでサポートされています。
これらのデザインは、CPRI メンバー ラウンジから取得できます。
https://japan.xilinx.com/member/cpri_eval/index.htm
各バージョンにおける新機能と追加されたデバイス サポートのリストは、Vivado デザイン ツールに含まれるコアの変更ログ ファイルを参照してください。
バージョン対照表
これは、コアのバージョン、Vivado デザイン ツールのリリース バージョン、CPRI のバージョン、変更ログ (アンサー レコード) の一覧表です。
既知の問題および修正された問題
次の表に、Vivado 2013.1 でリリースされた CPRI LogiCORE IP v7.0 以降の既知の問題を示します。
注記: [問題の発生したバージョン] 列は、問題が最初に見つかったバージョンを示しています。
問題はそれ以前のバージョンでも発生していた可能性がありますが、以前のバージョンではそれを検証するテストは実行されていません。
| アンサー | タイトル | 問題の発生した バージョン | 修正 バージョン |
|---|---|---|---|
| (Xilinx Answer 75759) | CPRI v8.11 - nodebfn_tx_strobe を 2 サイクル分先にシフトさせると、予期しない iq_tx_enable パルスが表示される | v8.9 | なし |
| (Xilinx Answer 75386) | CPRI v8.11 - (Rev 3) - Vivado プロジェクトを開き直すと、「ERROR: [IP_Flow 19-3477] Update of parameter 'PARAM_VALUE.HARD_FEC_WRAPPER' failed」というエラー メッセージが表示される | v8.11(Rev 3) | N/A |
| (Xilinx Answer 73618) | CPRI v8.11 - CPRI IP を生成しようとすると、「PARAM_VALUE.HARD_FEC_WRAPPER' failed for IP 'cpri_0'.」というエラー メッセージが表示される | v8.11 | N/A |
| (Xilinx Answer 71517) | CPRI v8.9 - Vivado 2018.1でのハード FEC ラッパーのパッチ アップデート | v8.9 | v8.9 Rev 2 |
| (Xilinx Answer 71369) | CPRI v8.9 - IQ RX が IQ TX にループバックするとリンクが 10 ms ごとに再同期する | v8.9 | v8.9 Rev2 |
| (Xilinx Answer 71379) | CPRI v8.7 (Rev 3) - The reference clock frequency on 10.1G FEC enabled line rate is incorrect | v8.7 rev3 | v8.9 |
| (Xilinx Answer 70210) | CPRI v8.7 (Rev 3) - rxrecclkout 出力の 9.8 G ライン レート周波数が正しくない | v8.7 rev3 | v8.9 |
| (Xilinx Answer 71115) | CPRI v8.8 Rev 1 - サンプル デザインのシミュレーションを実行すると、pcs_rxdata_chX が x になる | v8.8 rev1 | v8.9 |
| (Xilinx Answer 70385) | CPRI v8.8 - パッチ アップデート、xcku15p ffva1760 および ffve1760 に対する GTY サポート | v8.8 | v8.8 rev1 |
| (Xilinx Answer 69056) | CPRI v8.7 Rev 2 - FEC ライン レートで 64b/66b スクランブルがイネーブルにされない | v8.7 rev2 | v8.7 rev3 |
| (Xilinx Answer 68530) | CPRI v8.7 Rev 1 - 一部の UltraScale および UltraScale+ デバイスで、コアが 9.830G 以下のライン レート オプションで生成されていても RX および TX の出力クロックが正しく制約されていない | v8.7 rev1 | v8.7 rev2 |
| (Xilinx Answer 68529) | CPRI v8.7 Rev 1 - 24,330.24 Mbps のライン レートをサポートするコアで、スクランブリングが 8B10B でエンコードされたライン レートでサポートされていない | v8.7 rev1 | v8.7 rev2 |
| (Xilinx Answer 68510) | CPRI v8.7 Rev 1 - 64b66b 制御ブロックが間違ってエンコードされている | v8.5rev1 | v8.7 rev2 |
| (Xilinx Answer 67215) | CPRI v8.6 - CPRI コアが別の CPRI コアからの共有ロジックを使用していると、一般コンフィギュレーションおよび送信アラーム レジスタのソフトウェア リセット ビット 31がクリアにならない | v8.4 | v8.6rev1 |
| (Xilinx Answer 66971) | CPRI v8.5 Rev1 - UltraScale トランシーバーの CPLL を使用すると CPRI オート ネゴシエーションが停止する可能性がある | v8.5rev1 | v8.6 |
| (Xilinx Answer 64739) | CPRI v8.4 - トランシーバー デバッグ ピンを使用して UltraScale DRP ポートにアクセスすると、動作が正しくない | v8.4 | v8.5 |
| (Xilinx Answer 60818) | CPRI v8.2 - 「[Vivado 12-1387] No valid object(s) found for set_max_delay constraint」というエラー メッセージが表示される | v8.2 | v8.3 |
| (Xilinx Answer 62510) | CPRI v8.1 - イーサネット eth_rx_frame_count 値が止まってしまうことがある | v8.1 | v8.2 rev2 |
| (Xilinx Answer 55952) | CPRI v7.0 - MMCM 出力クロックの変更 | v7.0 | v8.0 |
| (Xilinx Answer 57046) | 2014.4 Vivado IP インテグレーター - Vivado CPRI からの AXI ポートが IP インテグレーターの AXI 外部ポートと一致しない | v7.0 | v8.3 |
一般的なガイダンス
次の表には、CPRI LogiCORE IP を使用した場合の FPGA トランシーバーの既知の問題およびデザイン アドバイザリがまとめられています。
| アンサー | タイトル |
|---|---|
| (Xilinx Answer 57487) | UltraScale FPGA Transceiver Wizard - Vivado 2013.4 およびそれ以降のバージョン向けのリリース ノートおよび既知の問題 |
| (Xilinx Answer 59294) | GT ウィザードのデザイン アドバイザリ - CPLL が原因で電源を投入したときに 7 シリーズ GT に電源スパイクが発生する** |
| (Xilinx Answer 53561) | Artix-7 FPGA GTP トランシーバーのデザイン アドバイザリ: プロダクション版シリコンの RX リセット シーケンス要件 |
| (Xilinx Answer 53779) | Virtex-7 FPGA GTH トランシーバーのデザイン アドバイザリ - プロダクション シリコンの RX リセット シーケンス要件 |
| (Xilinx Answer 55009) | 7 シリーズ GTX/GTH/GTP トランーバーのデザイン アドバイザリ - バッファー バイパス モードでの位相アライメントの TX 同期化コントローラーの変更 |
** 7 シリーズ GT トランシーバーで発生する可能性のあるパワーアップ問題については、(Xilinx Answer 59294) を参照してください。修正は、2014.3 でリリースされる CPRI コアに含まれる予定です。
この問題を回避するには、デバイスがライン レート 6144 Mbps 以下でパワーアップされる際に、トランシーバー用の基準クロックが存在するようにする必要があります。
改訂履歴
| 2020/11/02 | アンサー 75759 を追加 |
| 2020/07/14 | 75386 を追加 |
| 2020/04/20 | アンサー 73618 を追加 |
| 2018/09/07 | アンサー 71369、71370、71379、71517 を追加 |
| 2018/06/08 | 70210 を追加 |
| 2018/05/10 | 71115 を追加 |
| 2018/01/15 | 70385 を追加 |
| 2017/04/19 | 69056 を追加 |
| 2017/01/16 | アンサー 68529 および 68530 を追加 |
| 2017/01/10 | 68610 を追加 |
| 2016/05/23 | アンサー 67215 を追加 |
| 2016/04/06 | アンサー 66971 を追加 |
| 2016/02/25 | アンサー 66402 を追加 |
| 2016/01/14 | CPRI スペック バージョンを追加 |
| 2015/06/15 | アンサー 64739 および 62510 を追加 |
| 2015/02/28 | アンサー 63622 を追加 |
| 2015/02/28 | アンサー 57487 を追加 |
| 2014/09/03 | アンサー 59294 を追加 |
| 2014/05/27 | アンサー 60818 を追加 |
| 2013/12/03 | アンサー 55952 を追加 |
| 2013/04/03 | 初版 |
| AR# 54473 | |
|---|---|
| 日付 | 04/09/2021 |
| ステータス | アクティブ |
| 種類 | リリース ノート |
| IP | |