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AR# 54473

LogiCORE IP CPRI コア - Vivado 2013.1 以降のバージョンのリリース ノートおよび既知の問題

説明

このアンサーは LogiCORE IP CPRI コアのリリース ノートで、既知の問題を含む次の情報が記載されています。

  • 一般情報
  • 既知の問題および修正された問題
  • 改訂履歴

このリリース ノートおよび既知の問題は、Vivado 2013.1 およびそれ以降のツール バージョンで生成されたコアを対象としています。

以前のバージョンの既知の問題および ISE サポート情報は、『IP リリース ノート ガイド』 (XTP025) を参照してください。

LogiCORE IP CPRI コア IP ページ:

http://japan.xilinx.com/products/intellectual-property/DO-DI-CPRI.htm

ソリューション

一般情報

サポートされるデバイスは、次の 3 つの場所から確認できます。

CPRI ハードウェア デモ デザイン

KC705、VC709、ZC706、AC701、KCU105、VCU108 および ZCU102 ボードは、CPRI デモ デザインでサポートされています。

これらのデザインは、CPRI メンバー ラウンジから取得できます。

https://japan.xilinx.com/member/cpri_eval/index.htm

各バージョンにおける新機能と追加されたデバイス サポートのリストは、Vivado に含まれるコアの変更ログ ファイルを参照してください。

または、変更ログのアンサーを参照してください。


アンサータイトル
(Xilinx Answer 68021)2016.3 Vivado IP リリース ノート - すべての IP 変更ログ情報
(Xilinx Answer 67345)2016.2 Vivado IP リリース ノート - すべての IP 変更ログ情報
(Xilinx Answer 66930)2016.1 Vivado IP リリース ノート - すべての IP 変更ログ情報
(Xilinx Answer 66004)2015.4 Vivado IP リリース ノート - すべての IP 変更ログ情報
(Xilinx Answer 65570)2015.3 Vivado IP リリース ノート - すべての IP 変更ログ情報
(Xilinx Answer 65077)2015.2 Vivado IP リリース ノート - すべての IP 変更ログ情報
(Xilinx Answer 64619)2015.1 Vivado IP リリース ノート - すべての IP 変更ログ情報
(Xilinx Answer 63724)2014.4.1 Vivado IP リリース ノート - すべての IP 変更ログ情報
(Xilinx Answer 62882)2014.4 Vivado IP リリース ノート - すべての IP 変更ログ情報
(Xilinx Answer 62144)2014.3 Vivado IP リリース ノート - すべての IP 変更ログ情報
(Xilinx Answer 61087)2014.2 Vivado IP リリース ノート - すべての IP 変更ログ情報
(Xilinx Answer 59986)2014.1 Vivado IP リリース ノート - すべての IP 変更ログ情報
(Xilinx Answer 58670)2013.4 Vivado IP リリース ノート - すべての IP 変更ログ情報
(Xilinx Answer 58605)2013.3 Vivado IP リリース ノート - すべての IP 変更ログ情報


バージョン対照表

次の表に、コアの各バージョンに対して、それが最初に含まれた Vivado デザイン ツールのバージョンを示します。

コアのバージョンVivado のバージョン CPRI スペック バージョン
v8.72016.3v7.0
v8.6 (Rev 1)2016.2v7.0
v8.62016.1v7.0
v8.5 (Rev1)2015.4v6.1
v8.52015.3v6.1
v8.4 (Rev 1)2015.2v6.0
v8.42015.1v6.0
v8.3 (Rev. 2)2014.4.1v6.0
v8.3 (Rev. 1)2014.4v6.0
v8.32014.3v6.0
v8.2 (Rev. 1)2014.2v6.0
v8.22014.1v6.0
v8.12013.4v5.0
v8.02013.3v5.0
v7.02013.1v5.0


一般的なガイダンス

次の表に、LogiCORE IP CPRI コアを使用する際の FPGA トランシーバーに関する既知の問題とデザイン アドバイザリを示します。

アンサータイトル
(Xilinx Answer 58671)UltraScale FPGA Transceiver Wizard v1.1 - リリース ノートおよび既知の問題
(Xilinx Answer 57487)UltraScale FPGA Transceiver Wizard - Vivado 2013.4 およびそれ以降のバージョン向けのリリース ノートおよび既知の問題
(Xilinx Answer 63622)UltraScale FPGA Transceiver Wizard v1.5 - リリース ノートおよび既知の問題
(Xilinx Answer 59294)GT ウィザードのデザイン アドバイザリ - CPLL が原因で電源を投入したときに 7 シリーズ GT に電源スパイクが発生する**
(Xilinx Answer 53561)Artix-7 FPGA GTP トランシーバーのデザイン アドバイザリ : プロダクション版シリコンの RX リセット シーケンス要件
(Xilinx Answer 53779)Virtex-7 FPGA GTH トランシーバーのデザイン アドバイザリ - プロダクション シリコンの RX リセット シーケンス要件
(Xilinx Answer 55009)7 シリーズ GTX/GTH/GTP トランーバーのデザイン アドバイザリ - バッファー バイパス モードでの位相アライメントの TX 同期化コントローラーの変更


** 7 シリーズ GT トランシーバーのパワーアップに関連する問題については (Xilinx Answer 59294) を参照してください。修正は、2014.3 でリリースされる CPRI コアに含まれる予定です。

この問題を回避するには、デバイスがライン レート 6144Mbps 以下でパワーアップされる際に、トランシーバー用の基準クロックが存在するようにする必要があります。


既知の問題および修正された問題

次の表に、Vivado 2013.1 でリリースされた LogiCORE IP CPRI コア v7.0 以降の既知の問題を示します。

注記: [問題の発生したバージョン] 列には、問題が最初に見つかったバージョンを示しています。

問題はそれ以前のバージョンでも発生していた可能性がありますが、以前のバージョンではそれを検証するテストは実行されていません。

アンサータイトル適用バージョン
バージョン
適用バージョン
バージョン
(Xilinx Answer 67215)CPRI v8.6 - CPRI コアが別の CPRI コアからの共有ロジックを使用している場合、汎用コンフィギュレーションおよびトランスミット アラーム レジスタの Software Reset ビット 31 がクリアされない
v8.4v8.6rev1
(Xilinx Answer 66971)CPRI v8.5 Rev1  - UltraScale トランシーバーの CPLL を使用すると CPRI オート ネゴシエーションが停止する可能性がある v8.5rev1v8.6
(Xilinx Answer 66402)CPRI v8.5 Rev1 - Vivado 2015.4 の CPRI v8.5 Rev 1 のパッチ アップデートv8.5rev1v8.6
(Xilinx Answer 64739)CPRI v8.4 - トランシーバー デバッグ ピンを使用して UltraScale DRP ポートにアクセスすると、動作が不正になる v8.4v8.5
(Xilinx Answer 60818)CPRI v8.2 - 「[Vivado 12-1387] No valid object(s) found for set_max_delay constraint ・・・」というエラー メッセージが表示されるv8.2v8.3
(Xilinx Answer 62510) CPRI v8.1 - イーサネット eth_rx_frame_count 値が止まってしまうことがあるv8.1v8.2 rev2
(Xilinx Answer 55952)CPRI v7.0 - MMCM 出力クロックの変更v7.0v8.0
(Xilinx Answer 57046)2014.4 Vivado IP インテグレーター - Vivado CPRI からの AXI ポートが IP インテグレーターの AXI 外部ポートと一致しないv7.0v8.3


改訂履歴

2016/05/23アンサー 67215 を追加
2016/04/06アンサー 66971 を追加
2016/02/25アンサー 66402 を追加
2016/01/14CPRI スペック バージョンを追加
2015/06/15アンサー 64739 および 62510 を追加
2015/02/28アンサー 63622 を追加
2015/02/28アンサー 57487 を追加
2014/09/03アンサー 59294 を追加
2014/05/27アンサー 60818 を追加
2013/04/03初版
2013/12/03アンサー 55952 を追加

アンサー レコード リファレンス

サブアンサー レコード

Answer Number アンサータイトル 問題の発生したバージョン 修正バージョン
53561 Artix-7 FPGA GTP トランシーバーのデザイン アドバイザリ : 製品版シリコンの RX リセット シーケンス要件 N/A N/A
53779 Virtex-7 FPGA GTH トランシーバーのデザイン アドバイザリ - 製品版シリコンの RX リセット シーケンス要件 N/A N/A
55009 7 シリーズ FPGA GTX/GTH/GTP トランーバーのデザイン アドバイザリ - バッファー バイパス モードでの位相アライメントの TX 同期化コントローラーの変更 N/A N/A
55952 CPRI v7.0 - MMCM 出力クロックの変更 N/A N/A
60818 CPRI v8.2 - [Vivado 12-1387] No valid object(s) found for set_max_delay constraint with option '-from [get_cells -hier -filter {name =~ *cpri_i/cpri_options.cpri_i/rx_modules_I/RX_HFNSYNC_10G.rx_hfnsync_i/hfnsync_reg}]'. N/A N/A
59294 GT ウィザードのデザイン アドバイザリ - CPLL が原因で電源を投入したときに 7 シリーズ GT に電源スパイクが発生する N/A N/A
62510 LogiCORE CPRI v8.1 - イーサネット eth_rx_frame_count 値が止まってしまうことがある N/A N/A
64739 CPRI v8.4 - Why do I see incorrect behavior when I use transceiver debug pins to access UltraScale DRP ports? N/A N/A
57046 2014.4 Vivado IP インテグレーター - Vivado CPRI からの AXI ポートが IP インテグレーターの AXI 外部ポートと一致しない N/A N/A
66402 CPRI v8.5 Rev1 - Vivado 2015.4 の CPRI v8.5 Rev 1 のパッチ アップデート N/A N/A
66971 CPRI v8.5 rev1 - UltraScale トランシーバーの CPLL を使用すると CPRI オート ネゴシエーションが停止する可能性がある N/A N/A
67215 CPRI V8.6 - Software Reset bit 31 in General Configuration and Transmit Alarms register does not clear when the CPRI core is using shared logic from another CPRI core. N/A N/A

関連アンサー レコード

Answer Number アンサータイトル 問題の発生したバージョン 修正バージョン
36969 LogiCORE IP CPRI - リリース ノートおよび既知の問題 N/A N/A
AR# 54473
作成日 02/24/2013
最終更新日 11/03/2016
ステータス アクティブ
タイプ リリース ノート
IP
  • CPRI