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AR# 54473

LogiCORE IP CPRI コア - Vivado 2013.1 以降のバージョンのリリース ノートおよび既知の問題

説明

このアンサーは、CPRI LogiCORE IP コアのリリース ノートで、次の内容を含みます。

  • 一般情報
  • 既知の問題および修正された問題
  • 改訂履歴

このリリース ノートおよび既知の問題は、Vivado 2013.1 以降のツール バージョンで生成されたコアを対象としています。

過去の既知の問題および ISE のサポート情報は、『IP リリース ノート ガイド』 (XTP025)を参照してください。

CPRI LogiCORE IP ページ:

https://japan.xilinx.com/content/xilinx/ja/products/intellectual-property/do-di-cpri.html

ザイリンクス フォーラム: 

ネットワーキングおよびコネクティビティ ボードからテクニカル サポートを得るようにしてください。ザイリンクス フォーラムはテクニカル サポートの主要リソースです。

ザイリンクス コミュニティ全体がここに集まっていて、質問したり、必要なソリューションを得るためにザイリンクス エキスパートと共同作業したりできるようになっています。

ソリューション

一般情報

サポートされるデバイスは、次の 3 つの場所から確認できます。

CPRI ハードウェア デモ デザイン

KC705、VC709、ZC706、AC701、KCU105、VCU108、VCU118 および ZCU102 ボードは、CPRI デモ デザインでサポートされています。

これらのデザインは、CPRI メンバー ラウンジから取得できます。

https://japan.xilinx.com/member/cpri_eval/index.htm

各バージョンにおける新機能と追加されたデバイス サポートのリストは、Vivado デザイン ツールに含まれるコアの変更ログ ファイルを参照してください。

バージョン対照表

これは、コアのバージョン、Vivado デザイン ツールのリリース バージョン、CPRI のバージョン、変更ログ (アンサー レコード) の一覧表です。

コアのバージョンVivado のバージョンCPRI スペック バージョンVivado IP 変更ログIP パッチ
v8.9(Rev 2)2018.3v7.0(Xilinx Answer 71806)
v8.9 (Rev 1)2018.2v7.0(Xilinx Answer 71212)
v8.92018.1v7.0(Xilinx Answer 70699)(Xilinx Answer 71517)
v8.8 (Rev 1)2017.4v7.0(Xilinx Answer 70386)
v8.82017.3v7.0(Xilinx Answer 69903)
v8.7 (Rev 3)2017.2v7.0(Xilinx Answer 69326)(Xilinx Answer 71370)
v8.7 (Rev 2)2017.1v7.0(Xilinx Answer 69055)
v8.7 (Rev 1)2016.4v7.0(Xilinx Answer 68369)(Xilinx Answer 68427)
v8.72016.3v7.0(Xilinx Answer 68021)
(Xilinx Answer 68426)
v8.6 (Rev 1)2016.2v7.0(Xilinx Answer 67345)(Xilinx Answer 68300)
v8.62016.1v7.0(Xilinx Answer 66930)
v8.5 (Rev 1)2015.4v6.1(Xilinx Answer 66004)(Xilinx Answer 68282)
v8.52015.3v6.1(Xilinx Answer 65570)
v8.4 (Rev 1)2015.2v6.0(Xilinx Answer 65077)
v8.42015.1v6.0(Xilinx Answer 64619)
v8.3 (Rev.2)2014.4.1v6.0(Xilinx Answer 63724)
v8.3 (Rev.1)2014.4v6.0(Xilinx Answer 62882)
v8.32014.3v6.0(Xilinx Answer 62144)
v8.2 (Rev. 1)2014.2v6.0(Xilinx Answer 61087)
v8.22014.1v6.0(Xilinx Answer 59986)
v8.12013.4v5.0(Xilinx Answer 58670)
v8.02013.3v5.0(Xilinx Answer 58605)
v7.02013.1v5.0

既知の問題および修正された問題

次の表に、Vivado 2013.1 でリリースされた CPRI LogiCORE IP v7.0 以降の既知の問題を示します。

注記: [問題の発生したバージョン] 列には、問題が最初に見つかったバージョンを示しています。

問題はそれ以前のバージョンでも発生していた可能性がありますが、以前のバージョンではそれを検証するテストは実行されていません。

アンサータイトルバージョン
バージョン		適用バージョン
バージョン
(Xilinx Answer 71517)CPRI v8.9 - Vivado 2018.1でのハード FEC ラッパーのパッチ アップデートv8.9v8.9 Rev 2
(Xilinx Answer 71369)CPRI 8.9 - IQ RX が IQ TX にループバックするとリンクが 10 ms ごとに再同期する  v8.9v8.9 Rev2
(Xilinx Answer 71379)CPRI v8.7 (Rev 3) - 10.1 G FEC でイネーブルになっているライン レートの QPLL クロック周波数が間違っているv8.7 rev3v8.9
(Xilinx Answer 71210)CPRI v8.7 (Rev 3) - rxrecclkout 出力の 9.8 G ライン レート周波数が正しくないv8.7 rev3v8.9
(Xilinx Answer 71115)CPRI v8.8 Rev 1 - サンプル デザインのシミュレーションを実行すると、pcs_rxdata_chX が x になるv8.8 rev1v8.9
(Xilinx Answer 70385)CPRI v8.8 - パッチ アップデート、xcku15p ffva1760 および ffve1760 に対する GTY サポートv8.8v8.8 rev1
(Xilinx Answer 69056)CPRI v8.7 Rev 2 - FEC ライン レートで 64b/66b スクランブルがイネーブルにされないv8.7 rev2v8.7 rev3
(Xilinx Answer 68530)CPRI v8.7 Rev 1 - 一部の UltraScale および UltraScale+ デバイスで、コアが 9.830G 以下のライン レート オプションで生成されていても RX および TX の出力クロックが正しく制約されていないv8.7 rev1v8.7 rev2
(Xilinx Answer 68529)CPRI v8.7 Rev 1 - 24,330.24 Mbps のライン レートをサポートするコアで、スクランブリングが 8B10B でエンコードされたライン レートでサポートされていないv8.7 rev1v8.7 rev2
(Xilinx Answer 68510)CPRI v8.7 Rev 1 - 64b66b 制御ブロックが間違ってエンコードされているv8.5rev1v8.7 rev2
(Xilinx Answer 67215)CPRI v8.6 - CPRI コアが別の CPRI コアからの共有ロジックを使用していると、一般コンフィギュレーションおよび送信アラーム レジスタのソフトウェア リセット ビット 31がクリアにならない
v8.4v8.6rev1
(Xilinx Answer 66971)CPRI v8.5 Rev1  - UltraScale トランシーバーの CPLL を使用すると CPRI オート ネゴシエーションが停止する可能性があるv8.5rev1v8.6
(Xilinx Answer 64739)CPRI v8.4 - トランシーバー デバッグ ピンを使用して UltraScale DRP ポートにアクセスすると、動作が不正になるv8.4v8.5
(Xilinx Answer 60818)CPRI v8.2 - 「[Vivado 12-1387] No valid object(s) found for set_max_delay constraint」というエラー メッセージが表示されるv8.2v8.3
(Xilinx Answer 62510) CPRI v8.1 - イーサネット eth_rx_frame_count 値が止まってしまうことがあるv8.1v8.2 rev2
(Xilinx Answer 55952)CPRI v7.0 - MMCM 出力クロックの変更v7.0v8.0
(Xilinx Answer 57046)2014.4 Vivado IP インテグレーター - Vivado CPRI からの AXI ポートが IP インテグレーターの AXI 外部ポートと一致しないv7.0v8.3

一般的なガイダンス

次の表には、CPRI LogiCORE IP を使用した場合の FPGA トランシーバーの既知の問題およびデザイン アドバイザリがまとめられています。

アンサータイトル
(Xilinx Answer 57487)UltraScale FPGA Transceiver Wizard - Vivado 2013.4 およびそれ以降のバージョン向けのリリース ノートおよび既知の問題
(Xilinx Answer 59294)GT ウィザードのデザイン アドバイザリ - CPLL が原因で電源を投入したときに 7 シリーズ GT に電源スパイクが発生する**
(Xilinx Answer 53561)Artix-7 FPGA GTP トランシーバーのデザイン アドバイザリ: プロダクション版シリコンの RX リセット シーケンス要件
(Xilinx Answer 53779)Virtex-7 FPGA GTH トランシーバーのデザイン アドバイザリ - プロダクション シリコンの RX リセット シーケンス要件
(Xilinx Answer 55009)7 シリーズ GTX/GTH/GTP トランーバーのデザイン アドバイザリ - バッファー バイパス モードでの位相アライメントの TX 同期化コントローラーの変更


** (Xilinx Answer 59294) には、7 シリーズ GT トランシーバーで起きる可能性のある電源スパイク問題が説明されています。修正は、2014.3 でリリースされる CPRI コアに含まれる予定です。

この問題を回避するには、デバイスがライン レート 6144Mbps 以下でパワーアップされる際に、トランシーバー用の基準クロックが存在するようにする必要があります。

改訂履歴

2018/09/07アンサー 71369、71370,71379、および 71517 を追加
2018/06/0870210 を追加
2018/05/1071115 を追加
2018/01/1570385 を追加
2017/04/1969056 を追加
2017/01/16アンサー 68529 および 68530 を追加
2017/01/1068610 を追加
2016/05/23アンサー 67215 を追加
2016/04/06アンサー 66971 を追加
2016/02/25アンサー 66402 を追加
2016/01/14CPRI スペック バージョンを追加  
2015/06/15アンサー 64739 および 62510 を追加
2015/02/28アンサー 63622 を追加
2015/02/28アンサー 57487 を追加
2014/09/03アンサー 59294 を追加
2014/05/27アンサー 60818 を追加
2013/12/03アンサー 55952 を追加
2013/04/03初版

アンサー レコード リファレンス

サブアンサー レコード

Answer Number アンサータイトル 問題の発生したバージョン 修正バージョン
53561 Artix-7 FPGA GTP トランシーバーのデザイン アドバイザリ: プロダクション シリコンの RX リセット シーケンス要件 N/A N/A
53779 Virtex-7 FPGA GTH トランシーバーのデザイン アドバイザリ - 製品版シリコンの RX リセット シーケンス要件 N/A N/A
55009 7 シリーズ FPGA GTX/GTH/GTP トランーバーのデザイン アドバイザリ - バッファー バイパス モードでの位相アライメントの TX 同期化コントローラーの変更 N/A N/A
55952 CPRI v7.0 - MMCM 出力クロックの変更 N/A N/A
60818 CPRI v8.2 - [Vivado 12-1387] No valid object(s) found for set_max_delay constraint with option '-from [get_cells -hier -filter {name =~ *cpri_i/cpri_options.cpri_i/rx_modules_I/RX_HFNSYNC_10G.rx_hfnsync_i/hfnsync_reg}]'. N/A N/A
59294 GT ウィザードのデザイン アドバイザリ - CPLL が原因で電源を投入したときに 7 シリーズ GT に電源スパイクが発生する N/A N/A
62510 LogiCORE CPRI v8.1 - イーサネット eth_rx_frame_count 値が止まってしまうことがある N/A N/A
64739 CPRI v8.4 - Why do I see incorrect behavior when I use transceiver debug pins to access UltraScale DRP ports? N/A N/A
57046 2014.4 Vivado IP インテグレーター - Vivado CPRI からの AXI ポートが IP インテグレーターの AXI 外部ポートと一致しない N/A N/A
66971 CPRI v8.5 rev1 - UltraScale トランシーバーの CPLL を使用すると CPRI オート ネゴシエーションが停止する可能性がある N/A N/A
67215 CPRI V8.6 - Software Reset bit 31 in General Configuration and Transmit Alarms register does not clear when the CPRI core is using shared logic from another CPRI core. N/A N/A
68529 CPRI v8.7 (Rev 1) - 24,330.24 Mbps のライン レートをサポートするコアで、スクランブリングが 8B10B でエンコードされたライン レートでサポートされていない N/A N/A
68530 CPRI v8.7 (Rev 1) - 一部の UltraScale および UltraScale+ デバイスで、コアが 9.830G 以下のライン レート オプションで生成されていても RX および TX の出力クロックが正しく制約されていない N/A N/A
69056 CPRI v8.7 Rev 2 - FEC ライン レートで 64B/66B スクランブルがイネーブルにされない. N/A N/A
70385 CPRI v8.8 - パッチ アップデート、xcku15p ffva1760 および ffve1760 に対する GTY サポート N/A N/A
69646 XPE - 温度またはプロセスが変わっても一部の電源レールが変化しない N/A N/A
71115 CPRI v8.8 Rev 1 - サンプル デザインのシミュレーションを実行すると、pcs_rxdata_chX が x になる N/A N/A
70210 CPRI v8.7 (Rev 3) - rxrecclkout 出力の 9.8 G ライン レート周波数が正しくない N/A N/A
71370 CPRI v8.7 (Rev 3) - Vivado 2017.2 の CPRI v8.7 Rev 3 のパッチ アップデート N/A N/A
71369 CPRI 8.9 - IQ RX が IQ TX にループバックするとリンクが 10 ms ごとに再同期する N/A N/A
71517 CPRI v8.9 - Vivado 2018.1でのハード FEC ラッパーのパッチ アップデート N/A N/A

関連アンサー レコード

Answer Number アンサータイトル 問題の発生したバージョン 修正バージョン
36969 LogiCORE IP CPRI - リリース ノートおよび既知の問題 N/A N/A
AR# 54473
日付 03/12/2019
ステータス アクティブ
種類 リリース ノート
IP
  • CPRI
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