このアンサーは、CPRI LogiCORE IP コアのリリース ノートで、次の内容を含みます。
このリリース ノートおよび既知の問題は、Vivado 2013.1 以降のツール バージョンで生成されたコアを対象としています。
過去の既知の問題および ISE のサポート情報は、『IP リリース ノート ガイド』 (XTP025) を参照してください。
LogiCORE IP CPRI コア IP ページ:
https://japan.xilinx.com/content/xilinx/ja/products/intellectual-property/do-di-cpri.html
一般情報
サポートされるデバイスは、次の 3 つの場所から確認できます。
CPRI ハードウェア デモ デザイン
KC705、VC709、ZC706、AC701、KCU105、VCU108 および ZCU102 ボードは、CPRI デモ デザインでサポートされています。
これらのデザインは、CPRI メンバー ラウンジから取得できます。
https://japan.xilinx.com/member/cpri_eval/index.htm
各バージョンにおける新機能と追加されたデバイス サポートのリストは、Vivado デザイン ツールに含まれるコアの変更ログ ファイルを参照してください。
または、変更ログのアンサーを参照してください。
| アンサー | タイトル |
|---|---|
| (Xilinx Answer 69326) | 2017.2 Vivado IP リリース ノート - すべての IP 変更ログ情報 |
| (Xilinx Answer 69055) | 2017.1 Vivado IP リリース ノート - すべての IP 変更ログ情報 |
| (Xilinx Answer 68369) | 2016.4 Vivado IP リリース ノート - すべての IP 変更ログ情報 |
| (Xilinx Answer 68021) | 2016.3 Vivado IP リリース ノート - すべての IP 変更ログ情報 |
| (Xilinx Answer 67345) | 2016.2 Vivado IP リリース ノート - すべての IP 変更ログ情報 |
| (Xilinx Answer 66930) | 2016.1 Vivado IP リリース ノート - すべての IP 変更ログ情報 |
| (Xilinx Answer 66004) | 2015.4 Vivado IP リリース ノート - すべての IP 変更ログ情報 |
| (Xilinx Answer 65570) | 2015.3 Vivado IP リリース ノート - すべての IP 変更ログ情報 |
| (Xilinx Answer 65077) | 2015.2 Vivado IP リリース ノート - すべての IP 変更ログ情報 |
| (Xilinx Answer 64619) | 2015.1 Vivado IP リリース ノート - すべての IP 変更ログ情報 |
| (Xilinx Answer 63724) | 2014.4.1 Vivado IP リリース ノート - すべての IP 変更ログ情報 |
| (Xilinx Answer 62882) | 2014.4 Vivado IP リリース ノート - すべての IP 変更ログ情報 |
| (Xilinx Answer 62144) | 2014.3 Vivado IP リリース ノート - すべての IP 変更ログ情報 |
| (Xilinx Answer 61087) | 2014.2 Vivado IP リリース ノート - すべての IP 変更ログ情報 |
| (Xilinx Answer 59986) | 2014.1 Vivado IP リリース ノート - すべての IP 変更ログ情報 |
| (Xilinx Answer 58670) | 2013.4 Vivado IP リリース ノート - すべての IP 変更ログ情報 |
| (Xilinx Answer 58605) | 2013.3 Vivado IP リリース ノート - すべての IP 変更ログ情報 |
バージョン対照表
次の表に、コアの各バージョンに対して、それが最初に含まれた Vivado デザイン ツールのバージョンを示します。
| コアのバージョン | Vivado のバージョン | CPRI スペック バージョン |
|---|---|---|
| v8.7 (Rev 3) | 2017.2 | v7.0 |
| v8.7 (Rev 2) | 2017.1 | v7.0 |
| v8.7 (Rev 1) | 2016.4 | v7.0 |
| v8.7 | 2016.3 | v7.0 |
| v8.6 (Rev 1) | 2016.2 | v7.0 |
| v8.6 | 2016.1 | v7.0 |
| v8.5 (Rev1) | 2015.4 | v6.1 |
| v8.5 | 2015.3 | v6.1 |
| v8.4 (Rev 1) | 2015.2 | v6.0 |
| v8.4 | 2015.1 | v6.0 |
| v8.3 (Rev. 2) | 2014.4.1 | v6.0 |
| v8.3 (Rev. 1) | 2014.4 | v6.0 |
| v8.3 | 2014.3 | v6.0 |
| v8.2 (Rev. 1) | 2014.2 | v6.0 |
| v8.2 | 2014.1 | v6.0 |
| v8.1 | 2013.4 | v5.0 |
| v8.0 | 2013.3 | v5.0 |
| v7.0 | 2013.1 | v5.0 |
既知の問題および修正された問題
| アンサー | タイトル | 適用バージョン バージョン | 適用バージョン バージョン |
|---|---|---|---|
| (Xilinx Answer 69056) | CPRI v8.7 Rev 2 - FEC ライン レートで 64b/66b スクランブルがイネーブルにされない | v8.7 rev2 | v8.7 rev3 |
| (Xilinx Answer 68530) | CPRI v8.7 Rev 1 - 一部の UltraScale および UltraScale+ デバイスで、コアが 9.830G 以下のライン レート オプションで生成されていても RX および TX の出力クロックが正しく制約されていない | v8.7 rev1 | v8.7 rev2 |
| (Xilinx Answer 68529) | CPRI v8.7 Rev 1 - 24,330.24 Mbps のライン レートをサポートするコアで、スクランブリングが 8B10B でエンコードされたライン レートでサポートされていない | v8.7 rev1 | v8.7 rev2 |
| (Xilinx Answer 68510) | CPRI v8.7 Rev 1 - 64b66b 制御ブロックが間違ってエンコードされている | v8.5rev1 | v8.7 rev2 |
| (Xilinx Answer 67215) | CPRI v8.6 - CPRI コアが別の CPRI コアからの共有ロジックを使用している場合、汎用コンフィギュレーションおよびトランスミット アラーム レジスタの Software Reset ビット 31 がクリアされない | v8.4 | v8.6rev1 |
| (Xilinx Answer 66971) | CPRI v8.5 Rev1 - UltraScale トランシーバーの CPLL を使用すると CPRI オート ネゴシエーションが停止する可能性がある | v8.5rev1 | v8.6 |
| (Xilinx Answer 66402) | CPRI v8.5 Rev1 - Vivado 2015.4 の CPRI v8.5 Rev 1 のパッチ アップデート | v8.5rev1 | v8.6 |
| (Xilinx Answer 64739) | CPRI v8.4 - トランシーバー デバッグ ピンを使用して UltraScale DRP ポートにアクセスすると、動作が不正になる | v8.4 | v8.5 |
| (Xilinx Answer 60818) | CPRI v8.2 - 「[Vivado 12-1387] No valid object(s) found for set_max_delay constraint ・・・」というエラー メッセージが表示される | v8.2 | v8.3 |
| (Xilinx Answer 62510) | CPRI v8.1 - イーサネット eth_rx_frame_count 値が止まってしまうことがある | v8.1 | v8.2 rev2 |
| (Xilinx Answer 55952) | CPRI v7.0 - MMCM 出力クロックの変更 | v7.0 | v8.0 |
| (Xilinx Answer 57046) | 2014.4 Vivado IP インテグレーター - Vivado CPRI からの AXI ポートが IP インテグレーターの AXI 外部ポートと一致しない | v7.0 | v8.3 |
一般的なガイダンス
次の表には、CPRI LogiCORE IP を使用した場合の FPGA トランシーバーの既知の問題およびデザイン アドバイザリがまとめられています。
| アンサー | タイトル |
|---|---|
| (Xilinx Answer 58671) | UltraScale FPGA Transceiver Wizard v1.1 - リリース ノートおよび既知の問題 |
| (Xilinx Answer 57487) | UltraScale FPGA Transceiver Wizard - Vivado 2013.4 およびそれ以降のバージョン向けのリリース ノートおよび既知の問題 |
| (Xilinx Answer 63622) | UltraScale FPGA Transceiver Wizard v1.5 - リリース ノートおよび既知の問題 |
| (Xilinx Answer 59294) | GT ウィザードのデザイン アドバイザリ - CPLL が原因で電源を投入したときに 7 シリーズ GT に電源スパイクが発生する** |
| (Xilinx Answer 53561) | Artix-7 FPGA GTP トランシーバーのデザイン アドバイザリ: プロダクション版シリコンの RX リセット シーケンス要件 |
| (Xilinx Answer 53779) | Virtex-7 FPGA GTH トランシーバーのデザイン アドバイザリ - プロダクション シリコンの RX リセット シーケンス要件 |
| (Xilinx Answer 55009) | 7 シリーズ GTX/GTH/GTP トランーバーのデザイン アドバイザリ - バッファー バイパス モードでの位相アライメントの TX 同期化コントローラーの変更 |
** (Xilinx Answer 59294) には 7 シリーズ GT トランシーバーの電源投入に関する問題がまとめられています。修正は、2014.3 でリリースされる CPRI コアに含まれる予定です。
この問題を回避するには、デバイスがライン レート 6144Mbps 以下でパワーアップされる際に、トランシーバー用の基準クロックが存在するようにする必要があります。
改訂履歴
| 2017/04/19 | 69056 を追加 |
| 2017/01/16 | アンサー 68529 および 68530 を追加 |
| 2017/01/10 | 68610 を追加 |
| 2016/05/23 | アンサー 67215 を追加 |
| 2016/04/06 | アンサー 66971 を追加 |
| 2016/02/25 | アンサー 66402 を追加 |
| 2016/01/14 | CPRI スペック バージョンを追加 |
| 2015/06/15 | アンサー 64739 および 62510 を追加 |
| 2015/02/28 | アンサー 63622 を追加 |
| 2015/02/28 | アンサー 57487 を追加 |
| 2014/09/03 | アンサー 59294 を追加 |
| 2014/05/27 | アンサー 60818 を追加 |
| 2013/12/03 | アンサー 55952 を追加 |
| 2013/04/03 | 初版 |
| Answer Number | アンサータイトル | 問題の発生したバージョン | 修正バージョン |
|---|---|---|---|
| 36969 | LogiCORE IP CPRI - リリース ノートおよび既知の問題 | N/A | N/A |
| AR# 54473 | |
|---|---|
| 日付 | 07/03/2017 |
| ステータス | アクティブ |
| 種類 | リリース ノート |
| IP |
|