AR# 54473

LogiCORE IP CPRI コア - Vivado 2013.1 以降のバージョンのリリースノートおよび既知の問題

説明

このアンサーは、CPRI LogiCORE IP コアのリリースノートで、次の内容を含みます。

一般情報
既知の問題および修正された問題
改訂履歴

このリリースノートおよび既知の問題は、Vivado 2013.1 以降のツールバージョンで生成されたコアを対象としています。

過去の既知の問題および ISE のサポート情報は、『IP リリースノートガイド』 (XTP025)を参照してください。

CPRI LogiCORE IP ページ:

https://japan.xilinx.com/content/xilinx/ja/products/intellectual-property/do-di-cpri.html

ザイリンクスフォーラム:

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ソリューション

一般情報

サポートされるデバイスは、次の 3 つの場所から確認できます。

CPRI LogiCORE IP 製品ガイド
CPRI LogiCORE IP ページ
Vivado ツール → IP カタログを開き、IP 上で右クリックして互換性のあるファミリを選択します。

CPRI ハードウェアデモデザイン

KC705、VC709、ZC706、AC701、KCU105、VCU108、VCU118 および ZCU102 ボードは、CPRI デモデザインでサポートされています。

これらのデザインは、CPRI メンバーラウンジから取得できます。

https://japan.xilinx.com/member/cpri_eval/index.htm

各バージョンにおける新機能と追加されたデバイスサポートのリストは、Vivado デザインツールに含まれるコアの変更ログファイルを参照してください。

バージョン対照表

これは、コアのバージョン、Vivado デザインツールのリリースバージョン、CPRI のバージョン、変更ログ (アンサーレコード) の一覧表です。

コアのバージョン

Vivado のバージョン

CPRI スペックバージョン

Vivado IP 変更ログ

IP パッチ

v8.10

2019.1

v7.0

(Xilinx Answer 72242)

v8.9
(Rev 2)

2018.3

v7.0

(Xilinx Answer 71806)

v8.9 (Rev 1)

2018.2

v7.0

(Xilinx Answer 71212)

v8.9

2018.1

v7.0

(Xilinx Answer 70699)

(Xilinx Answer 71517)

v8.8 (Rev 1)

2017.4

v7.0

(Xilinx Answer 70386)

v8.8

2017.3

v7.0

(Xilinx Answer 69903)

v8.7 (Rev 3)

2017.2

v7.0

(Xilinx Answer 69326)

(Xilinx Answer 71370)

v8.7 (Rev 2)

2017.1

v7.0

(Xilinx Answer 69055)

v8.7 (Rev 1)

2016.4

v7.0

(Xilinx Answer 68369)

(Xilinx Answer 68427)

v8.7

2016.3

v7.0

(Xilinx Answer 68021)

(Xilinx Answer 68426)

v8.6 (Rev 1)

2016.2

v7.0

(Xilinx Answer 67345)

(Xilinx Answer 68300)

v8.6

2016.1

v7.0

(Xilinx Answer 66930)

v8.5 (Rev 1)

2015.4

v6.1

(Xilinx Answer 66004)

(Xilinx Answer 68282)

v8.5

2015.3

v6.1

(Xilinx Answer 65570)

v8.4 (Rev 1)

2015.2

v6.0

(Xilinx Answer 65077)

v8.4

2015.1

v6.0

(Xilinx Answer 64619)

v8.3 (Rev.2)

2014.4.1

v6.0

(Xilinx Answer 63724)

v8.3 (Rev.1)

2014.4

v6.0

(Xilinx Answer 62882)

v8.3

2014.3

v6.0

(Xilinx Answer 62144)

v8.2 (Rev. 1)

2014.2

v6.0

(Xilinx Answer 61087)

v8.2

2014.1

v6.0

(Xilinx Answer 59986)

v8.1

2013.4

v5.0

(Xilinx Answer 58670)

v8.0

2013.3

v5.0

(Xilinx Answer 58605)

v7.0

2013.1

v5.0

既知の問題および修正された問題

次の表に、Vivado 2013.1 でリリースされた CPRI LogiCORE IP v7.0 以降の既知の問題を示します。

注記: [問題の発生したバージョン] 列には、問題が最初に見つかったバージョンを示しています。

問題はそれ以前のバージョンでも発生していた可能性がありますが、以前のバージョンではそれを検証するテストは実行されていません。

アンサー	タイトル	バージョンバージョン	適用バージョンバージョン
(Xilinx Answer 71517)	CPRI v8.9 - Vivado 2018.1でのハード FEC ラッパーのパッチアップデート	v8.9	v8.9 Rev 2
(Xilinx Answer 71369)	CPRI 8.9 - IQ RX が IQ TX にループバックするとリンクが 10 ms ごとに再同期する	v8.9	v8.9 Rev2
(Xilinx Answer 71379)	CPRI v8.7 (Rev 3) - 10.1 G FEC でイネーブルになっているラインレートの QPLL クロック周波数が間違っている	v8.7 rev3	v8.9
(Xilinx Answer 70210)	CPRI v8.7 (Rev 3) - rxrecclkout 出力の 9.8 G ラインレート周波数が正しくない	v8.7 rev3	v8.9
(Xilinx Answer 71115)	CPRI v8.8 Rev 1 - サンプルデザインのシミュレーションを実行すると、pcs_rxdata_chX が x になる	v8.8 rev1	v8.9
(Xilinx Answer 70385)	CPRI v8.8 - パッチアップデート、xcku15p ffva1760 および ffve1760 に対する GTY サポート	v8.8	v8.8 rev1
(Xilinx Answer 69056)	CPRI v8.7 Rev 2 - FEC ラインレートで 64b/66b スクランブルがイネーブルにされない	v8.7 rev2	v8.7 rev3
(Xilinx Answer 68530)	CPRI v8.7 Rev 1 - 一部の UltraScale および UltraScale+ デバイスで、コアが 9.830G 以下のラインレートオプションで生成されていても RX および TX の出力クロックが正しく制約されていない	v8.7 rev1	v8.7 rev2
(Xilinx Answer 68529)	CPRI v8.7 Rev 1 - 24,330.24 Mbps のラインレートをサポートするコアで、スクランブリングが 8B10B でエンコードされたラインレートでサポートされていない	v8.7 rev1	v8.7 rev2
(Xilinx Answer 68510)	CPRI v8.7 Rev 1 - 64b66b 制御ブロックが間違ってエンコードされている	v8.5rev1	v8.7 rev2
(Xilinx Answer 67215)	CPRI v8.6 - CPRI コアが別の CPRI コアからの共有ロジックを使用していると、一般コンフィギュレーションおよび送信アラームレジスタのソフトウェアリセットビット 31がクリアにならない	v8.4	v8.6rev1
(Xilinx Answer 66971)	CPRI v8.5 Rev1 - UltraScale トランシーバーの CPLL を使用すると CPRI オートネゴシエーションが停止する可能性がある	v8.5rev1	v8.6
(Xilinx Answer 64739)	CPRI v8.4 - トランシーバーデバッグピンを使用して UltraScale DRP ポートにアクセスすると、動作が不正になる	v8.4	v8.5
(Xilinx Answer 60818)	CPRI v8.2 - 「[Vivado 12-1387] No valid object(s) found for set_max_delay constraint」というエラーメッセージが表示される	v8.2	v8.3
(Xilinx Answer 62510)	CPRI v8.1 - イーサネット eth_rx_frame_count 値が止まってしまうことがある	v8.1	v8.2 rev2
(Xilinx Answer 55952)	CPRI v7.0 - MMCM 出力クロックの変更	v7.0	v8.0
(Xilinx Answer 57046)	2014.4 Vivado IP インテグレーター - Vivado CPRI からの AXI ポートが IP インテグレーターの AXI 外部ポートと一致しない	v7.0	v8.3

一般的なガイダンス

次の表には、CPRI LogiCORE IP を使用した場合の FPGA トランシーバーの既知の問題およびデザインアドバイザリがまとめられています。

アンサー	タイトル
(Xilinx Answer 57487)	UltraScale FPGA Transceiver Wizard - Vivado 2013.4 およびそれ以降のバージョン向けのリリースノートおよび既知の問題
(Xilinx Answer 59294)	GT ウィザードのデザインアドバイザリ - CPLL が原因で電源を投入したときに 7 シリーズ GT に電源スパイクが発生する**
(Xilinx Answer 53561)	Artix-7 FPGA GTP トランシーバーのデザインアドバイザリ: プロダクション版シリコンの RX リセットシーケンス要件
(Xilinx Answer 53779)	Virtex-7 FPGA GTH トランシーバーのデザインアドバイザリ - プロダクションシリコンの RX リセットシーケンス要件
(Xilinx Answer 55009)	7 シリーズ GTX/GTH/GTP トランーバーのデザインアドバイザリ - バッファーバイパスモードでの位相アライメントの TX 同期化コントローラーの変更

** (Xilinx Answer 59294) には、7 シリーズ GT トランシーバーで起きる可能性のある電源スパイク問題が説明されています。修正は、2014.3 でリリースされる CPRI コアに含まれる予定です。

この問題を回避するには、デバイスがラインレート 6144Mbps 以下でパワーアップされる際に、トランシーバー用の基準クロックが存在するようにする必要があります。

改訂履歴

2018/09/07	アンサー 71369、71370、71379、および 71517 を追加
2018/06/08	70210 を追加
2018/05/10	71115 を追加
2018/01/15	70385 を追加
2017/04/19	69056 を追加
2017/01/16	アンサー 68529 および 68530 を追加
2017/01/10	68610 を追加
2016/05/23	アンサー 67215 を追加
2016/04/06	アンサー 66971 を追加
2016/02/25	アンサー 66402 を追加
2016/01/14	CPRI スペックバージョンを追加
2015/06/15	アンサー 64739 および 62510 を追加
2015/02/28	アンサー 63622 を追加
2015/02/28	アンサー 57487 を追加
2014/09/03	アンサー 59294 を追加
2014/05/27	アンサー 60818 を追加
2013/12/03	アンサー 55952 を追加
2013/04/03	初版

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アンサーレコードリファレンス

サブアンサーレコード

Answer Number	アンサータイトル	問題の発生したバージョン	修正バージョン
53561	Artix-7 FPGA GTP トランシーバーのデザインアドバイザリ: プロダクションシリコンの RX リセットシーケンス要件	N/A	N/A
53779	Virtex-7 FPGA GTH トランシーバーのデザインアドバイザリ - 製品版シリコンの RX リセットシーケンス要件	N/A	N/A
55009	7 シリーズ FPGA GTX/GTH/GTP トランーバーのデザインアドバイザリ - バッファーバイパスモードでの位相アライメントの TX 同期化コントローラーの変更	N/A	N/A
55952	CPRI v7.0 - MMCM 出力クロックの変更	N/A	N/A
60818	CPRI v8.2 - [Vivado 12-1387] No valid object(s) found for set_max_delay constraint with option '-from [get_cells -hier -filter {name =~ *cpri_i/cpri_options.cpri_i/rx_modules_I/RX_HFNSYNC_10G.rx_hfnsync_i/hfnsync_reg}]'.	N/A	N/A
59294	GT ウィザードのデザインアドバイザリ - CPLL が原因で電源を投入したときに 7 シリーズ GT に電源スパイクが発生する	N/A	N/A
62510	LogiCORE CPRI v8.1 - イーサネット eth_rx_frame_count 値が止まってしまうことがある	N/A	N/A
64739	CPRI v8.4 - Why do I see incorrect behavior when I use transceiver debug pins to access UltraScale DRP ports?	N/A	N/A
57046	2014.4 Vivado IP インテグレーター - Vivado CPRI からの AXI ポートが IP インテグレーターの AXI 外部ポートと一致しない	N/A	N/A
66971	CPRI v8.5 rev1 - UltraScale トランシーバーの CPLL を使用すると CPRI オートネゴシエーションが停止する可能性がある	N/A	N/A
67215	CPRI V8.6 - Software Reset bit 31 in General Configuration and Transmit Alarms register does not clear when the CPRI core is using shared logic from another CPRI core.	N/A	N/A
68529	CPRI v8.7 (Rev 1) - 24,330.24 Mbps のラインレートをサポートするコアで、スクランブリングが 8B10B でエンコードされたラインレートでサポートされていない	N/A	N/A
68530	CPRI v8.7 (Rev 1) - 一部の UltraScale および UltraScale+ デバイスで、コアが 9.830G 以下のラインレートオプションで生成されていても RX および TX の出力クロックが正しく制約されていない	N/A	N/A
69056	CPRI v8.7 Rev 2 - FEC ラインレートで 64B/66B スクランブルがイネーブルにされない.	N/A	N/A
70385	CPRI v8.8 - パッチアップデート、xcku15p ffva1760 および ffve1760 に対する GTY サポート	N/A	N/A
69646	XPE - 温度またはプロセスが変わっても一部の電源レールが変化しない	N/A	N/A
71115	CPRI v8.8 Rev 1 - サンプルデザインのシミュレーションを実行すると、pcs_rxdata_chX が x になる	N/A	N/A
70210	CPRI v8.7 (Rev 3) - rxrecclkout 出力の 9.8 G ラインレート周波数が正しくない	N/A	N/A
71370	CPRI v8.7 (Rev 3) - Vivado 2017.2 の CPRI v8.7 Rev 3 のパッチアップデート	N/A	N/A
71369	CPRI 8.9 - IQ RX が IQ TX にループバックするとリンクが 10 ms ごとに再同期する	N/A	N/A
71517	CPRI v8.9 - Vivado 2018.1でのハード FEC ラッパーのパッチアップデート	N/A	N/A

AR# 54473
日付	05/29/2019
ステータス	アクティブ
種類	リリースノート
IP	CPRI

開発者リソース

AR# 54473

LogiCORE IP CPRI コア - Vivado 2013.1 以降のバージョンのリリース ノートおよび既知の問題

説明

ソリューション

アンサー レコード リファレンス

サブアンサー レコード

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